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組合せ遅延とタイミング予算

機能シミュレーションとタイミング検証を区別します。

学習目標

レジスタ出力が組合せ論理を通り次のレジスタに届くまで遅延があります。次のエッジよりsetup時間だけ前に安定する必要があります。単純な同一クロック経路ではTclkはclock-to-Q＋最大組合せ遅延＋setup＋余裕より長くします。

実際はスキュー、不確かさ、配線、プロセス条件も必要です。周期を長くするとsetupには有利ですがholdの全問題は解けません。holdは同じエッジ付近の最小遅延に関わります。0/1機能波形の一致は実チップの速度保証ではなく、別途タイミング解析が必要です。

0.1ns+0.7ns+0.1ns+0.1nsはいくら？

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1.0nsです。説明用の予算であり実装のタイミング保証や周波数保証ではありません。