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조합 지연과 타이밍 예산

기능 시뮬레이션과 실제 타이밍 검증을 구분합니다.

학습 목표

레지스터 출력이 나온 뒤 조합 논리를 지나 다음 레지스터의 입력에 도달하기까지 지연이 있습니다. 다음 클록 에지보다 setup 시간만큼 먼저 안정되어야 합니다.

단순한 같은 클록 경로에서 Tclk는 clock-to-Q + 조합 최대 지연 + setup + 여유보다 길어야 합니다. 실제 검증에는 클록 스큐, 불확실성, 배선과 공정 조건도 필요합니다.

클록 주기를 늘리면 setup에는 도움이 되지만 모든 hold 문제를 해결하지는 않습니다. hold는 같은 에지 근처의 최소 지연 조건과 관련됩니다.

여기서 제공하는 0/1 RTL 실습은 기능 모델입니다. 파형이 예상과 같다고 실제 칩이 그 클록 속도에서 동작한다고 결론 내리면 안 됩니다. 타이밍 제약과 분석 도구의 결과를 별도로 확인해야 합니다.

clock-to-Q=0.1ns, 논리=0.7ns, setup=0.1ns, 여유=0.1ns이면 단순 예산 합은 얼마인가요?

해설 보기

1.0ns입니다. 예제의 합일 뿐이며 실제 구현의 타이밍 인증이나 동작 주파수 보장은 아닙니다.