33 / 36 · Теория

Комбинационная задержка и временной бюджет

Отличайте функциональную симуляцию от проверки временных ограничений.

Цели урока

Отличайте функциональную симуляцию от проверки временных ограничений.

Физическая схема не мгновенна

От выхода регистра через логику до входа следующего регистра есть задержка. Вход должен стабилизироваться до следующего фронта как минимум на setup. Для упрощённого пути одного такта Tclk должен превышать clock-to-Q + максимальную комбинационную задержку + setup + запас.

Максимальная и минимальная задержка

Реальная проверка учитывает перекос такта, неопределённость, проводники и технологические условия. Увеличение периода помогает setup, но не решает все проблемы hold, связанные с минимальной задержкой около того же фронта. Совпадение функциональных 0/1 осциллограмм не гарантирует скорость физического чипа; нужен отдельный временной анализ.

Попробуйте сами

Сложите 0.1ns+0.7ns+0.1ns+0.1ns.

Прочитать объяснение

Получится 1.0ns. Это учебный бюджет, не физическая проверка временных ограничений и не гарантия частоты.