34 / 36 · 概念

小さな状態機械を設計する

状態・入力・次状態を遷移表で表します。

学習目標

要求を受け完了を待つ回路はIDLEとBUSYで表せます。IDLEでstart=1ならBUSYへ、BUSYでdone=1ならIDLEへ戻ります。同時入力も定め、ここではIDLEはstartだけ、BUSYはdoneだけを見ます。リセットはIDLEです。

組合せ論理がnext_stateを計算し、always_ffがエッジでstate<=next_stateを保存します。状態だけに依存する出力はMoore、現在の入力にも依存する出力はMealyです。入力は同一クロックに対し安定していると仮定し、別ドメインからの非同期信号は扱いません。

BUSYでstart=1、done=0なら次状態は？

解説を見る

BUSYのままです。この状態の遷移条件はdoneだけです。