设计检查：选择电路的等价性与观察时刻

阅读条件并画出时间顺序

组合输出为 $y=\overline s a+sb$，sampled_y 在上升沿^{i上升沿 时钟从 0 变为 1 的瞬间。它不同于表示整个 CLK=1 区间的电平。了解更多}存储 y。假设先在 $a=1,b=0,s=0$ 时存储了一次，随后在时钟边沿之间将 s 改为 1。

以下问题询问输入已稳定且组合逻辑延迟已过、但下一个上升沿尚未到来时的值。功能表达式等价与寄存器^{i寄存器 存储多位状态的电路。本课程中的同步寄存器在时钟边沿存储指定输入。了解更多}观察时刻，是两个独立的验证项目。

下图给出题设条件的观察顺序，其中 a=1、b=0。在组合输出与存储输出不同的区间，说明哪个信号表示当前输入，哪个表示过去的捕获值。

进一步设计问题

1. 用八种组合证明改为 y=(a & ~s) | (b & s) 的电路与单比特 MUX^{i多路选择器 根据选择信号，把多个输入之一连接到输出的组合电路。必须规定选择位与输入编号的对应关系。了解更多}相同。
2. 删除 sampled_y 后，功能表达式虽不变，但哪种时间特性消失了？
3. 说明当 s 的转换与上升沿过近时，为什么仅凭理想 RTL 值无法保证实际硬件行为。