波形采样时刻与因果关系

同一个时间值内也有顺序

波形中的信号看似在同一时间戳变化，并不意味着它们无因果地同时改变。在事件驱动 RTL 模拟器中，需要处理活动事件、非阻塞^{i非阻塞赋值 时序 RTL 中以 <= 表示的赋值。先计算右侧，再预约更新，使同一边沿的各寄存器能够依据旧状态计算。了解更多}更新等之后，数值才稳定。实际器件则经过 clock-to-Q 与组合传播延迟^{i传播延迟 从输入变化到输出稳定为正确值所需的时间。逻辑表达式等价与时间特性是两回事。了解更多}后变化。必须区分这两种模型。

本实验按“施加输入 → 组合求值 → 上升沿^{i上升沿 时钟从 0 变为 1 的瞬间。它不同于表示整个 CLK=1 区间的电平。了解更多}捕获 → 状态更新”建立预测表。同时确认所用工具施加输入与记录结果的时刻。

必须检查实际模拟器的事件调度与输出记录时刻。以下顺序表示编写预测表时要区分的四个阶段，并不表示四个时钟周期。

先独立计算预期值

计算每组输入的 y，再用独立列标明该值会在哪个边沿反映到 q。找到实际值与预期值首次不同的行，就能把原因缩小到输入施加、选择函数或存储行为。

区分转换过程与稳定状态

选择信号切换时，若两个数据输入相同，最终输出应相同，但内部路径延迟差可能产生短毛刺。反过来，也不能把所有正常的输出变化都称为毛刺。逻辑波形比较与物理时序分析回答的是不同问题。

普通测试平台若与 DUT 在同一上升沿改变激励并立即读取值，可能发生竞争。应分离激励驱动与观察时刻，或采用 clocking block 等明确的同步机制。当前 DDS 实验使用输入 JSON 与工具规定的单时钟规则，不额外加入任意 #delay 测试平台。