4 / 37 · 测验

理解检查：组合输出与保存输出

区分输入变化时刻与寄存器观察时刻。

先写组合路径和寄存器路径何时更新，再回答。

`assign y = a; always_ff @(posedge clk) q <= y;`中，在上升沿后把 a 从 0 改成 1。下一边沿前，组合路径稳定后的结果是？

选择答案y 变为 1，q 保持此前保存值。y 和 q 都立即变 1。若声明 logic，y 也保持到下一边沿。按源码顺序只执行一次。