时钟域边界与亚稳态

来自其他时钟的输入没有边沿间隔保证

setup^{isetup 捕获时钟边沿之前，输入数据必须保持稳定的最短时间。违反建立时间就无法保证存储结果。了解更多}、hold 条件^{i保持时间 捕获时钟边沿之后，输入数据仍必须保持稳定的最短时间。需结合上下文，将此时序要求与普通的数值保持行为区分。了解更多}要求数据在接收时钟边沿附近足够稳定。按钮或另一个独立时钟域的输出，与接收边沿之间的关系任意，因此很难始终保证这些条件。

这可能使触发器^{i触发器 在指定时钟边沿存储输入，并保持到下一边沿的元件。输入必须满足 setup、hold 条件。了解更多}内部状态在一段时间内无法迅速稳定到 0 或 1，即发生亚稳态（metastability）。普通 0/1 RTL 仿真并不直接表达这种模拟现象。测试波形干净，并不意味着跨时钟域传输安全。

两级同步器适用于保持足够长时间的单比特信号

module level_synchronizer (
    input  logic clk_dst,
    input  logic rst_dst,
    input  logic async_level,
    output logic synced_level
);
    logic first_stage;
    always_ff @(posedge clk_dst) begin
        if (rst_dst) begin
            first_stage  <= 1'b0;
            synced_level <= 1'b0;
        end else begin
            first_stage  <= async_level;
            synced_level <= first_stage;
        end
    end
endmodule

即使第一个触发器进入不稳定状态，该结构也在下一级读取前留出稳定时间。功能电路只使用最后一级输出，不直接分支使用第一级输出。上述 reset 假设与目的时钟同步。

实际实现需按工具和器件要求设置同步器^{i同步器 使来自另一时序域的信号能够在接收时钟域中使用的电路。不能把用于单比特的多级触发器直接套用到多位数据。}属性、缩短级间布线，并执行 STA、CDC 检查等。仅仅用了两个寄存器^{i寄存器 存储多位状态的电路。本课程中的同步寄存器在时钟边沿存储指定输入。了解更多}，并不保证布局和路径条件也已满足。

异步输入进入第一级，功能电路只使用末级输出。级间时间提供了稳定机会，但并不保证模拟亚稳态^{i亚稳态 存储元件暂时无法稳定为 0 或 1 的模拟状态。同步电路降低其传播概率，但不能将发生概率降为零。}一定消失。

降低失败概率，但不能降为零

在一种简化模型中，平均故障间隔 MTBF 呈现以下趋势。

$T_{\mathrm{resolve}}$ 是可用于恢复稳定的时间，$\tau$ 是器件特性参数，$f_{\mathrm{dst}}$ 是接收时钟频率，$f_{\mathrm{event}}$ 是异步输入转换频率。实际计算需要器件专用常数，不能仅凭此公式给任意电路标出“安全若干年”的数字。

不同问题不能套用同一种电路

例如四位数值从 0111 变为 1000 时，若分别同步每一位，可能短暂观察到从未实际存在过的组合。要保留总线一致性，必须设计整组数据与传输完成之间的关系。

延伸阅读：MIT OpenCourseWare — Synchronization, Metastability and Arbitration