Distinguere latenza in cicli e throughput

Definire la partenza di «dopo N cicli»

Un bit acquisito al fronte k nel bit 0 raggiunge bit N−1 di un registro^{iRegistro Memorizza uno stato di più bit. I registri sincroni del corso acquisiscono gli ingressi specificati al fronte di clock. Approfondisci} a N bit al fronte k+N−1. Fra prima e ultima acquisizione trascorrono N−1 periodi.

Se invece un registro precedente genera il nuovo bit al fronte k, la prima acquisizione avviene normalmente a k+1: fino all'uscita passano N periodi. Non è una contraddizione, ma un riferimento iniziale diverso.

Definendo d[k] come ingresso accettato al fronte k, dopo il riempimento vale:

Latenza lunga non impedisce un risultato per ciclo

Con periodo T e un bit a ogni fronte, il throughput^{iThroughput Numero di operazioni accettate o completate per unità di tempo. Una pipeline può aumentarlo senza ridurre la latenza del singolo lavoro.} a regime è $1/T$ bit/s. Aumentare N aumenta profondità e latenza, ma mantiene la portata se l'accettazione resta continua.

Una linea a quattro stadi a 100 MHz ha periodo 10 ns e throughput 100 Mbit/s. «Un bit impiega tempo ad attraversarla» non significa «bisogna attendere prima di inserire il successivo».

Ogni colonna registra un fronte di salita^{iFronte di salita Passaggio del clock da 0 a 1, distinto dall’intero intervallo di livello CLK=1. Approfondisci}. Gli ingressi sono quelli immediatamente precedenti; gli stati indicati con «after» sono quelli subito dopo l’aggiornamento. Le colonne indicano l’ordine dei campioni, non il ritardo fisico di propagazione^{iRitardo di propagazione Tempo dalla variazione d’ingresso all’assestamento corretto dell’uscita. Equivalenza logica e proprietà temporali sono distinte. Approfondisci}. Nella linea a tre stadi A entra al primo stadio a E0 e raggiunge l'ultimo subito dopo E2. Intanto B e C occupano gli stadi anteriori. I trattini indicano posizioni ancora invalide.

Con gli stop contare gli spostamenti validi

I fronti con enable o accept=0 non muovono bit. Non si può allora specificare una latenza temporale fissa, solo una latenza in fronti accettati. valid deve muoversi con la stessa condizione dei dati per indicare quando l'uscita è valida.

Descrivere il pipelining^{iPipeline Divide i calcoli in stadi separati da registri elaborando più ingressi sovrapposti. Dati, valid e controlli devono essere allineati per stadio. Approfondisci} solo come riduzione della latenza è fuorviante. Spesso divide il cammino combinatorio per alzare la frequenza, aggiungendo registri e latenza in cicli. Un corso successivo approfondisce il compromesso fra area, potenza e frequenza.