Verifica del progetto: latenza, allineamento e conservazione

Fissare il riferimento della latenza

Il registro^{iRegistro Memorizza uno stato di più bit. I registri sincroni del corso acquisiscono gli ingressi specificati al fronte di clock. Approfondisci} a tre bit esegue q <= {q[1:0], din} solo con ingresso valido; valid=0 mantiene q. Partite da 0 dopo reset^{iReset Controllo che riporta allo stato iniziale specificato. Occorre definirne sincronicità e priorità rispetto agli altri controlli. Approfondisci} e applicate ai successivi fronti di salita^{iFronte di salita Passaggio del clock da 0 a 1, distinto dall’intero intervallo di livello CLK=1. Approfondisci} (valid,din) = (1,1), (0,0), (1,0), (1,1).

Quattro fronti producono solo tre spostamenti. Verificate che la sequenza degli stati e l'indicazione «latenza di tanti cicli» usino riferimenti coerenti.

Ogni colonna registra un fronte di salita^{iFronte di salita Passaggio del clock da 0 a 1, distinto dall’intero intervallo di livello CLK=1. Approfondisci}. Gli ingressi sono quelli immediatamente precedenti; gli stati indicati con «after» sono quelli subito dopo l’aggiornamento. Le colonne indicano l’ordine dei campioni, non il ritardo fisico di propagazione^{iRitardo di propagazione Tempo dalla variazione d’ingresso all’assestamento corretto dell’uscita. Equivalenza logica e proprietà temporali sono distinte. Approfondisci}. Le colonne mostrano la sequenza assegnata. Nella seconda, valid=0 mantiene lo stato. Non confondete numero di cambi di q e numero di colonne clock.

Altro problema di progetto

Estendendo a una pipeline^{iPipeline Divide i calcoli in stadi separati da registri elaborando più ingressi sovrapposti. Dati, valid e controlli devono essere allineati per stadio. Approfondisci} con otto bit per ingresso, sarebbe errato usare tre stadi dati e ritardare valid di uno solo. Applicate le stesse regole di movimento a dati e valid, oppure progettate insieme accettazione e consegna di un buffer arrestabile.