Flip-flop D: dal livello al fronte

Clock alto e fronte di salita sono diversi

Un latch^{iLatch Elemento che segue l’ingresso quando il controllo è attivo e mantiene il valore quando inattivo. Differisce dal flip-flop che acquisisce solo ai fronti. Approfondisci} attivo alto segue D per tutto l'intervallo CLK=1. Un flip-flop^{iFlip-flop Acquisisce al fronte di clock specificato e mantiene fino al successivo. Gli ingressi devono rispettare setup e hold.} D acquisisce D solo al passaggio da CLK=0 a 1, il fronte di salita^{iFronte di salita Passaggio del clock da 0 a 1, distinto dall’intero intervallo di livello CLK=1.}, e lo conserva fino al successivo. La sola condizione clk=1 non rende equivalenti i due comportamenti.

Eseguite questo confronto:

1. Con CLK=0 portate D a 1. Entrambi i Q restano 0.
2. Portate CLK a 1. Entrambi i Q diventano 1.
3. Lasciate CLK=1 e portate D a 0. Solo Q del latch diventa 0.
4. Abbassate CLK a 0 e rialzatelo a 1. Anche il flip-flop acquisisce 0.

Un ciclo di un circuito sequenziale

Quando Q attraversa la logica combinatoria e genera il prossimo D, si realizza una transizione di stato. Indicando con $D_k$ l'ingresso prima del fronte e con $Q_{k+1}$ lo stato dopo, il modello ideale è:

Le uscite reali cambiano dopo il ritardo clock-to-Q, non istantaneamente al fronte. Più flip-flop acquisiscono i rispettivi ingressi allo stesso fronte e calcolano quindi lo stato successivo a partire dagli stati precedenti. È la base di contatori e registri^{iRegistro Memorizza uno stato di più bit. I registri sincroni del corso acquisiscono gli ingressi specificati al fronte di clock.} a scorrimento.

Setup e hold sono presupposti del campionamento

D deve essere stabile durante il setup^{iSetup Tempo minimo prima del fronte di acquisizione in cui i dati devono essere stabili. Una violazione rende non garantito il valore memorizzato. Approfondisci} prima del fronte e l'hold^{iTempo di hold Tempo minimo dopo il fronte di acquisizione in cui i dati devono restare stabili. Va distinto dal generico mantenimento di un valore. Approfondisci} dopo. Cambiando D vicino al fronte non è garantito semplicemente il vecchio o il nuovo valore: può insorgere metastabilità. Il laboratorio non simula questo fenomeno analogico.

Un registro raggruppa più flip-flop. Una larghezza di otto bit non garantisce da sola che gli otto ingressi costituiscano un dato coerente. Servono condizioni temporali e regole comuni di trasferimento.

Stato iniziale e reset

Inizializzare Q=0 in simulazione non garantisce che l'hardware si accenda a 0. La prossima lezione aggiunge reset ed enable per definire inizializzazione e mantenimento. Il reset sincrono agisce al fronte; quello asincrono indipendentemente dal fronte, ma anche il suo rilascio richiede attenzione temporale.