狀態機：分開狀態、轉移與輸出

狀態只摘要過去輸入中必要的資訊

當輸出不能只由目前輸入決定，就需定義儲存狀態。與其存下所有歷史，只區分影響未來行為的必要差異。

考慮管理工作開始與完成的控制器：IDLE 等待請求，BUSY 處理中，DONE 用一週期表示完成。

busy 與 done 是目前狀態的輸出。例如 BUSY 在某邊緣觀察到完成，邊緣後轉為 DONE，done 才成為 1。這是 Moore 輸出的定義。

每欄是一次上升緣^{i上升緣是時脈由 0 變成 1 的瞬間。它與表示整段 CLK=1 期間的高準位不同。 詳細內容}的觀察紀錄。輸入為邊緣前值，名稱含「後」的狀態為更新後值。欄位對齊表示取樣順序，並未繪出實體傳播延遲^{i傳播延遲是輸入改變後，輸出穩定至正確值所需的時間。邏輯式是否等價與時間特性是兩個不同問題。 詳細內容}。
初始 IDLE。接受 work_done 的邊緣後轉為 DONE，done=1；DONE 下一步不論 start 都回到 IDLE。

分開轉移與儲存的 RTL

typedef enum logic [1:0] {IDLE, BUSY, DONE} state_t;
state_t state, next_state;
always_comb begin
  next_state = state;
  case (state)
    IDLE: if (start) next_state = BUSY;
    BUSY: if (work_done) next_state = DONE;
    DONE: next_state = IDLE;
    default: next_state = IDLE;
  endcase
end
always_ff @(posedge clk)
  if (rst) state <= IDLE;
  else state <= next_state;
assign busy = (state == BUSY);
assign done = (state == DONE);

這是說明控制結構的 SystemVerilog 範例。所連接處理器的 work_done 產生方式與輸入同步，必須另外實作。

規格容易漏掉的問題

上述電路在 BUSY、DONE 都忽略 start。若需在完成時同時接新請求，應先修改轉移表。Mealy 輸出同時利用狀態與目前輸入，可快速反應，但也須審查組合輸出路徑的時序與毛刺。狀態採 binary 或 one-hot^{i獨熱碼（one-hot）表示多個位元中恰有一個為 1。若也允許全部為 0，則另稱為 one-hot-or-zero。 詳細內容} 編碼，與 Moore/Mealy 分類是不同決策。