4 / 37 · 理解測驗

理解檢查：組合輸出與儲存輸出

區分輸入變化時刻與暫存器觀察時刻。

先寫組合路徑和暫存器路徑何時更新，再回答。

`assign y = a; always_ff @(posedge clk) q <= y;`中，在上升緣後把 a 從 0 改成 1。下一時脈邊緣前，組合路徑穩定後的結果是？

選擇答案y 變為 1，q 保持此前儲存值。y 和 q 都立即變 1。若宣告 logic，y 也保持到下一時脈邊緣。按原始碼順序只執行一次。