13 / 37 · 理解測驗

設計確認：選擇電路的等價性與觀察時點

區分只需真值表的驗證，以及必須觀察時脈的驗證。

閱讀條件並畫出時間順序

組合輸出為 $y=\overline s a+sb$ ，sampled_y 在上升緣^{上升緣是時脈由 0 變成 1 的瞬間。它與表示整段 CLK=1 期間的高準位不同。詳細內容}儲存 y。假設起初 $a=1,b=0,s=0$ 的狀態已儲存一次，之後在兩個時脈邊緣之間把 s 改成 1。

下題詢問輸入已穩定且組合邏輯延遲已過，但下一個上升緣尚未到來時的值。功能式等價與暫存器^{暫存器儲存多個位元的狀態。本課程中的同步暫存器會在時脈邊緣儲存指定的輸入。詳細內容}觀察時點，是不同驗證項目。

下方為題目條件的觀察順序，a=1、b=0。組合輸出與儲存輸出不同的區間中，請說明哪個訊號表示目前輸入，哪個表示過去擷取的值。

邊緣之間的變化與儲存值

查看波形資料

用八組輸入證明 y=(a & ~s) | (b & s) 與 1 位元 MUX^{多工器是依選擇訊號，將多個輸入之一連至輸出的組合電路。必須明確定義選擇位元與輸入編號的對應關係。詳細內容} 等價。
移除 sampled_y 後，功能式保持不變，但哪項時間特性消失？
若 s 切換與上升緣太接近，為何不能只憑理想 RTL 值保證實際硬體行為？

4 位元 MUX 若只檢查 a=b 的向量，能找出選擇反相錯誤嗎？

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不能。兩輸入相同時，選哪一邊都一樣。例如 a=0101、b=1010，必須同時檢查 s=0 與 s=1，才能區分選擇極性與各位元傳遞。

選擇答案(0, 0)：兩個輸出立刻一起改變。(0, 1)：只有組合輸出改變，暫存器保留舊值。(1, 0)：只有暫存器先改變。