36 / 37 · 概念

執行記錄與 DDS 實踐銜接

整理原始碼、輸入、期望、失敗條件和工具版本，提交可重現實驗。

交付可重現實驗

結果應讓其他學員重現設計和比較。包含全部原始碼、top、參數、輸入時序、期望、工具版本、命令與結果，並保留首個失敗和恢復後的透過執行。專案可組織為：

rtl/modulo_tick.sv
rtl/periodic_accumulator.sv
test/tb.sv
evidence/expected.csv
evidence/run.txt

電路放 rtl，模擬專用刺激放 test。用雜湊或不可變原始碼版本把日誌與實現關聯。沒有輸入和原始碼身份的 PASS 截圖難以重現。

Run 前寫驗收條件

僅在 enable=1 接受樣本，每第 N 個樣本產生 pulse，一拍後消費對應儲存值。reset 丟棄待處理事件，total 按模 256 計算。N=1,3、停頓、消費時外部資料改變、待處理 reset、迴繞須逐時脈邊緣匹配獨立模型，還要檢測誤用當前資料及錯誤致能門控。

記錄	必需內容
原始碼	DUT 依賴、測試平台、雜湊或版本
配置	top、N、時脈/時間單位、重置策略
輸入	每時脈邊緣 reset、enable、sample
期望	每觀察時脈邊緣後的 pulse、total
執行	實際工具/版本、命令、退出狀態、日誌
失敗	相關變異、首個不匹配、恢復原始碼身份

進入實際 DDS 產品路徑

課程可免費閱讀，實際 DDS 實驗還取決於當前語法支援、執行介面卡及登入賬戶執行許可權。透過 Digital Design Studio 和安裝與首次執行說明進入目標環境。

選擇環境顯示支援的模式。若限制單時脈 RTL 需要輸入行，就提供可合成 DUT 與輸入行，不要假定上傳通用 #delay 測試平台即可執行。不支援的語法或模式須記錄拒絕並縮小結論。執行後檢查實際 preflight、模擬結果、波形/數值和儲存檔案。學習完成標記、匯入工程、本地編譯或 Run 按鈕都不證明免費賬戶走完實踐。

明確證據邊界

本地執行應報告為本地功能比較透過；只有免費賬戶完成產品路徑並儲存預期結果，才能報告 DDS 免費實踐透過。通用合成與器件實現不同，不證明物理時序、FPGA 程式設計或製造資格。本課程提供原始碼和驗證方法，產品驗收前需另行驗證實際免費 DDS 路徑。最後提交可重現結果及尚未解決的產品或工具限制。