状態機械：状態・遷移・出力を分ける

状態は過去入力の必要な情報だけを要約します

現在の入力だけで出力が決まらないとき、記憶する状態を定義します。全履歴を保存する代わりに、将来の動作を決めるために必要な違いだけを区別します。

処理の開始と完了を管理する制御器を考えます。IDLE は要求待ち、BUSY は処理中、DONE は一サイクルの完了表示です。

busy と done は現在状態の出力です。例えば BUSY で完了を観測したエッジ後、DONE になり done=1 になります。この定義は Moore 出力です。

下の各列は立上りエッジ^{i立上りエッジ クロックが 0 から 1 に変わる瞬間です。CLK=1 の区間全体を指すレベルとは区別します。 詳しく見る}の記録です。入力はエッジ直前、「更新後」の状態は更新直後です。並びはサンプル順で、物理的な伝搬遅延^{i伝搬遅延 入力が変わってから、出力が正しい値に安定するまでの時間です。論理式の等価性と時間特性は別の性質です。 詳しく見る}ではありません。初期 IDLE から、work_done を受けたエッジ後に DONE となり、done=1 になります。DONE の次は start に関係なく IDLE です。

遷移と記憶を分けた RTL

typedef enum logic [1:0] {IDLE, BUSY, DONE} state_t;
state_t state, next_state;
always_comb begin
  next_state = state;
  case (state)
    IDLE: if (start) next_state = BUSY;
    BUSY: if (work_done) next_state = DONE;
    DONE: next_state = IDLE;
    default: next_state = IDLE;
  endcase
end
always_ff @(posedge clk)
  if (rst) state <= IDLE;
  else state <= next_state;
assign busy = (state == BUSY);
assign done = (state == DONE);

これは制御構造を説明する SystemVerilog 例です。接続する処理器の work_done 生成と入力同期化は別に実装する必要があります。

仕様から抜けやすい問い

この回路は BUSY と DONE で start を無視します。完了と同時に新要求を受けるなら、まず遷移表を変えます。Mealy 出力は状態と現在入力を使って素早く反応できますが、組合せ出力のタイミングとグリッチも検討します。状態符号化を binary にするか one-hot^{iワンホット 複数ビットのうち、ちょうど一つだけが 1 の表現です。全ビット 0 も許す条件は one-hot-or-zero と区別します。 詳しく見る} にするかは、Moore/Mealy の分類とは別の決定です。