4 / 37 · 理解度チェック

理解確認：組合せ出力と保存出力

入力の変更時点とレジスタの観測時点を区別します。

組合せ経路とレジスタ経路の更新時点を書いてから答えてください。

`assign y = a; always_ff @(posedge clk) q <= y;`で立上り後にaを0から1へ変えます。次のエッジ前、組合せ経路が安定した後の結果は？

答えを選択y=1になり、qは以前の保存値を保持します。yとqは直ちに1になります。logic宣言ならyも次のエッジまで保持します。ソース順に一度だけ実行します。