設計確認：選択回路の等価性と観測時点

条件を読み、時間順序を描いてください

組合せ出力は $y=\overline s a+sb$ で、sampled_y は立上りエッジ^{i立上りエッジ クロックが 0 から 1 に変わる瞬間です。CLK=1 の区間全体を指すレベルとは区別します。 詳しく見る}で y を記憶します。最初に $a=1,b=0,s=0$ を一度記憶したとします。その後、クロックエッジ間で s を 1 に変えます。

問いは入力が安定し、組合せ論理の遅延が過ぎた後、次の立上りエッジが来る前の値についてです。機能式の等価性とレジスタ^{iレジスタ 複数ビットの状態を記憶する回路です。このコースの同期式レジスタは、クロックエッジで定められた入力を記憶します。 詳しく見る}の観測時点は、別々の検証項目です。

下はこの条件の観測順です。a=1、b=0 とします。組合せ出力と記憶出力が異なる区間で、どの信号が現在の入力を、どの信号が過去の取込みを表すか説明してください。

追加の設計問題

1. y=(a & ~s) | (b & s) に変えた回路が 1 ビット MUX^{iマルチプレクサ 選択信号に従い、複数の入力から一つを出力に接続する組合せ回路です。選択ビットと入力番号の対応を仕様で定めます。 詳しく見る} と等価であることを、八つの組合せで証明してください。
2. sampled_y を除くと機能式は残りますが、どの時間的特性が失われるか説明してください。
3. s の遷移と立上りエッジが近すぎる場合、理想 RTL の値だけでは実ハードウェアの動作を保証できない理由を書いてください。