Señales y puertos: contratos de ancho, dirección y tiempo

Lea los puertos como un contrato del circuito

input logic [7:0] data es un puerto que transmite ocho bits simultáneamente, no ocho valores sucesivos. El tipo logic tampoco crea por sí solo almacenamiento. El comportamiento depende de si lo controla una asignación combinacional o un bloque secuencial por flancos.

Además de ancho y dirección, compruebe cuándo es válida la señal, quién la controla y qué valor tiene tras reset. Sin ello, módulos correctos por separado pueden formar un sistema incorrecto.

Un mismo MUX puede tener dos clases de salida

En las prácticas observamos el resultado de selección y y su copia almacenada sampled_y.

La primera ecuación es combinacional. La segunda modela idealmente la captura síncrona de y estable justo antes del flanco. Comparar ambas salidas sin más con la entrada del instante actual puede hacer que un registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} correcto parezca defectuoso.

assign y = sel ? b : a;
always_ff @(posedge clk) sampled_y <= y;

El simulador ordena eventos incluso dentro de una misma marca temporal. El dispositivo físico tiene setup^{iSetup Tiempo mínimo durante el cual la entrada debe permanecer estable antes del flanco de captura. Si se incumple, el valor almacenado no está garantizado. Más información}, hold y retardo clock-to-Q. Las ecuaciones no eliminan esas diferencias; definen el instante de observación del que parte la verificación funcional.

Las flechas indican dependencias de datos. Al cambiar a, b o sel, cambia primero y; sampled_y solo almacena un nuevo valor en el flanco ascendente^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1. Más información}.

Preguntas de revisión

• ¿sel es una entrada 0/1 definida o una señal externa asíncrona?
• Tras cambiar y, ¿la comparación con sampled_y se hace después del siguiente flanco válido?
• ¿El valor inicial de sampled_y se determina mediante reset^{iReset Control que devuelve el estado a un valor inicial especificado. Deben definirse su carácter síncrono o asíncrono y su prioridad frente a otros controles. Más información} o mediante la inicialización de la herramienta?

Los valores iniciales explícitos de la práctica permiten reproducir un modelo 0/1. No garantizan el comportamiento real del chip al encenderlo.