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Setup, hold y presupuesto temporal

Separe retardos máximos y mínimos y calcule la condición de hold, independiente de la frecuencia.

La función correcta también debe llegar a tiempo

Un camino síncrono es flip-flop^{Flip-flop Elemento que captura la entrada en el flanco de reloj especificado y la conserva hasta el siguiente. La entrada debe cumplir setup y hold. Más información} emisor → lógica combinacional → flip-flop receptor. En un modelo simple con desfase de reloj nulo, setup^{Setup Tiempo mínimo durante el cual la entrada debe permanecer estable antes del flanco de captura. Si se incumple, el valor almacenado no está garantizado.} exige:

T_{clk}\ge t_{cq,\mathrm{max}}+t_{pd,\mathrm{max}}+t_{setup}+t_{uncertainty}

La incertidumbre incluye conservadoramente jitter y margen de diseño. $t_{cq}$ es clock-to-Q y $t_{pd}$ , retardo combinacional máximo. Solo queda para la lógica el tiempo restante tras descontar la salida del registro^{Registro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} y el setup receptor.

Calcule el límite con números

Con clock-to-Q de 0.12 ns, lógica de 1.80 ns, setup de 0.15 ns e incertidumbre de 0.08 ns, el periodo mínimo es 2.15 ns.

f_{\mathrm{max}}\le\frac{1}{2.15\ \mathrm{ns}}\approx465.1\ \mathrm{MHz}

500 MHz corresponde a 2 ns: el margen de setup es −0.15 ns. Es un ejemplo para un camino y unas hipótesis; garantizar frecuencia física exige revisar todos los caminos, esquinas y restricciones pertinentes.

Siga los términos que se suman en serie: totalizan 2.15 ns. Las flechas indican el orden del presupuesto, no tamaños de dispositivos ni proporciones de retardo.

El camino que consume el presupuesto de setup

FF emisor: clock-to-Q: 0.12ns
Camino combinacional: Retardo máximo: 1.80ns
Condición de recepción: setup: 0.15ns
Margen de diseño: incertidumbre: 0.08ns

Hold es un problema del camino más rápido

Si el emisor cambia demasiado pronto en el mismo flanco, invade el intervalo en que el receptor necesita conservar la entrada anterior. Con desfase cero y sin márgenes adicionales, hold^{Tiempo de hold Tiempo mínimo durante el cual la entrada debe permanecer estable después del flanco de captura. Hay que distinguirlo, por el contexto, de la simple conservación de un valor.} exige:

t_{cq,\mathrm{min}}+t_{cd,\mathrm{min}}\ge t_{hold}

Con clock-to-Q mínimo de 0.05 ns, lógica mínima de 0.03 ns y hold de 0.10 ns, faltan 0.02 ns. Aumentar el periodo no resuelve esa condición del mismo flanco. Se requieren medidas de implementación como añadir retardo o ajustar el camino de reloj.

Un desfase positivo, con reloj de captura posterior al de lanzamiento, puede favorecer setup de un ciclo y perjudicar hold. Dibuje llegada de datos y flancos en lugar de memorizar signos. No use excepciones multicycle o false path para ocultar avisos sin una justificación funcional real.

Inténtalo tú

Con periodo 4 ns, $t_{cq}=0.2$ ns, $t_{setup}=0.3$ ns e incertidumbre 0.1 ns, ¿qué retardo combinacional máximo se admite? ¿Se corrige hold cambiando a 8 ns?

Leer la explicación

El máximo es $4-0.2-0.3-0.1=3.4$ ns. La condición habitual de hold del mismo flanco no se corrige alargando el periodo. Analice por separado el camino mínimo de datos y la llegada de los relojes.