Asignaciones no bloqueantes y actualización simultánea

El lado derecho se evalúa desde el estado anterior

En un bloque secuencial de reloj, <= evalúa la expresión derecha y aplica el resultado en la fase no bloqueante^{iAsignación no bloqueante Asignación escrita con <= en RTL secuencial. Evalúa el lado derecho y programa la actualización, permitiendo que los registros del mismo flanco calculen a partir del estado anterior.}. Permite actualizar varios registros^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} en un mismo flanco sin que el orden de líneas haga atravesar en cascada valores recién escritos.

always_ff @(posedge clk) begin
  if (rst) begin
    a <= 8'd0;
    b <= 8'd0;
  end else begin
    a <= d;
    b <= a;
  end
end

Desde a=b=0 y entradas 5,9,2, los pares posteriores son (5,0), (9,5), (2,9). Interpretar que la segunda línea lee la a nueva elimina indebidamente una etapa del pipeline^{iPipeline Estructura que divide el cálculo en etapas separadas por registros para procesar varias entradas de forma solapada. Los datos, valid y controles deben mantenerse alineados entre etapas. Más información}.

Cada columna registra un flanco ascendente^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1. Más información}. Las entradas son anteriores; los estados «después» son posteriores a la actualización. La alineación muestra el orden de las muestras, no retardo de propagación^{iRetardo de propagación Tiempo desde un cambio de entrada hasta que la salida se estabiliza en el valor correcto. La equivalencia lógica y el comportamiento temporal son propiedades distintas. Más información}. Desde a=b=0, a captura d mientras b captura la a anterior: sus filas quedan desplazadas una etapa.

Por qué cambiar a asignaciones bloqueantes es peligroso

Con a=d; b=a; en el mismo bloque, b puede usar la a ya modificada. El orden de ejecución respecto a otros bloques secuenciales también puede crear carreras. Use como regla bloqueantes para cálculo combinacional y no bloqueantes para estado; reserve excepciones para casos cuyo significado de eventos pueda explicar.

Evite varias asignaciones al mismo registro

Si una misma ejecución procedural asigna q varias veces mediante <=, la última asignación ejecutada puede determinar el resultado. Exponga la prioridad con if / else if / else o una variable explícita de estado siguiente, en vez de ocultarla entre if independientes. Evite controlar un registro desde varios bloques.

Al revisar RTL, escriba una ecuación de estado siguiente por registro. Si aparecen dos ecuaciones o alguna condición queda indefinida, revise la prioridad de control.