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Setup, hold e orçamento temporal

Separe atrasos máximos e mínimos e calcule a condição de hold, independente da frequência.

A função correta também precisa chegar a tempo

Um caminho síncrono é flip-flop^{Flip-flop Elemento que captura a entrada na borda de clock especificada e a mantém até a próxima. A entrada deve cumprir setup e hold. Saiba mais} transmissor → lógica combinacional → flip-flop receptor. Num modelo simples com skew de clock zero, setup^{Setup Tempo mínimo durante o qual a entrada deve permanecer estável antes da borda de captura. Se for violado, o valor armazenado não é garantido.} exige:

T_{clk}\ge t_{cq,\mathrm{max}}+t_{pd,\mathrm{max}}+t_{setup}+t_{uncertainty}

A incerteza inclui conservadoramente jitter e margem de projeto. $t_{cq}$ é clock-to-Q e $t_{pd}$ , atraso combinacional máximo. Apenas o tempo restante após descontar a saída do registrador^{Registrador Circuito que armazena vários bits de estado. Os registradores síncronos deste curso capturam a entrada especificada na borda de clock. Saiba mais} e o setup receptor fica disponível para a lógica.

Calcule o limite com números

Com clock-to-Q de 0.12 ns, lógica de 1.80 ns, setup de 0.15 ns e incerteza de 0.08 ns, o período mínimo é 2.15 ns.

f_{\mathrm{max}}\le\frac{1}{2.15\ \mathrm{ns}}\approx465.1\ \mathrm{MHz}

500 MHz corresponde a 2 ns: a margem de setup é −0.15 ns. É um exemplo para um caminho e certas hipóteses; garantir frequência física exige revisar todos os caminhos, corners e restrições pertinentes.

Siga os termos somados em série: totalizam 2.15 ns. As setas indicam a ordem do orçamento, não tamanhos dos dispositivos nem proporções de atraso.

O caminho que consome o orçamento de setup

FF transmissor: clock-to-Q: 0.12ns
Caminho combinacional: Atraso máximo: 1.80ns
Condição de recepção: setup: 0.15ns
Margem de projeto: incerteza: 0.08ns

Hold é um problema do caminho mais rápido

Se o transmissor mudar cedo demais na mesma borda, invade o intervalo no qual o receptor precisa manter a entrada anterior. Com skew zero e sem margens adicionais, hold^{Tempo de hold Tempo mínimo durante o qual a entrada deve permanecer estável após a borda de captura. Pelo contexto, deve ser distinguido da simples manutenção de um valor.} exige:

t_{cq,\mathrm{min}}+t_{cd,\mathrm{min}}\ge t_{hold}

Com clock-to-Q mínimo de 0.05 ns, lógica mínima de 0.03 ns e hold de 0.10 ns, faltam 0.02 ns. Aumentar o período não resolve essa condição da mesma borda. São necessárias medidas de implementação, como acrescentar atraso ou ajustar o caminho do clock.

Skew positivo, com clock de captura posterior ao de lançamento, pode favorecer setup de um ciclo e prejudicar hold. Desenhe chegada dos dados e bordas em vez de decorar sinais. Não use exceções multicycle ou false path para esconder avisos sem justificativa funcional real.

Experimente

Com período de 4 ns, $t_{cq}=0.2$ ns, $t_{setup}=0.3$ ns e incerteza de 0.1 ns, qual atraso combinacional máximo é permitido? Mudar para 8 ns corrige hold?

Ler a explicação

O máximo é $4-0.2-0.3-0.1=3.4$ ns. A condição usual de hold da mesma borda não é corrigida aumentando o período. Analise separadamente o caminho mínimo de dados e a chegada dos clocks.