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Prática: banco de teste que relata suas falhas

Separe DUT, estímulos, referência e checagens para testar reset, enable e retorno sem corridas.

Separe implementação e verificador

O banco fornece estímulos, calcula expectativas e relata diferenças. É código de simulação, não circuito para síntese. Salve modulo_tick da aula de parâmetros em modulo_tick.sv e este banco completo em tb.sv. Reset síncrono vence; sem enable, count mantém e pulse limpa; habilitado incrementa módulo N e pulse só fica 1 no retorno. Use referência inteira em vez de ler estado interno.

SystemVerilog
`timescale 1ns/1ps
module tb #(parameter integer N = 5);
  localparam integer CW = (N <= 1) ? 1 : $clog2(N);
  logic clk = 1'b0;
  logic rst = 1'b0;
  logic enable = 1'b0;
  wire [CW-1:0] count;
  wire pulse;
  integer expected_count = 0;
  logic expected_pulse = 1'b0;
  integer checks = 0;
  modulo_tick #(.N(N)) dut (
    .clk(clk), .rst(rst), .enable(enable),
    .count(count), .pulse(pulse)
  );
  always #5 clk = ~clk;

  task automatic step(input logic reset_value, enable_value);
    begin
      @(negedge clk);
      rst = reset_value;
      enable = enable_value;
      if (reset_value) begin
        expected_count = 0;
        expected_pulse = 1'b0;
      end else begin
        expected_pulse = 1'b0;
        if (enable_value) begin
          expected_count = expected_count + 1;
          if (expected_count == N) begin
            expected_count = 0;
            expected_pulse = 1'b1;
          end
        end
      end
      @(posedge clk);
      #1;
      if (count !== CW'(expected_count) || pulse !== expected_pulse)
        $fatal(1, "Mismatch check=%0d count=%0d expected=%0d pulse=%b expected=%b",
          checks, count, expected_count, pulse, expected_pulse);
      checks = checks + 1;
    end
  endtask

  initial begin
    if (N < 1) $fatal(1, "N must be positive");
    step(1'b1, 1'b1);
    repeat (N-1) step(1'b0, 1'b1);
    step(1'b0, 1'b0);
    step(1'b0, 1'b1);
    step(1'b0, 1'b0);
    repeat (2*N+1) step(1'b0, 1'b1);
    step(1'b1, 1'b1);
    step(1'b0, 1'b0);
    $display("PASS N=%0d checks=%0d", N, checks);
    $finish;
  end
  initial begin
    #10000;
    $fatal(1, "Timeout");
  end
endmodule

Evite corrida na borda ativa

A tarefa muda entradas na descida, meio ciclo antes da captura, e compara após atualizações não bloqueantes da subida. #1 é atraso didático de observação com timescale e clock de 10ns, não análise física de clock-to-Q, setup ou hold. Ambientes reutilizáveis podem usar clocking blocks ou disciplina das regiões de eventos. Primeiro reset torna o DUT conhecido; inicializar referência não o inicializa. !== acusa X/Z diante de expectativa conhecida.

Compile com top explícito

Num shell com Icarus instalado:

iverilog -g2012 -s tb -o sim.vvp modulo_tick.sv tb.sv
vvp sim.vvp

Compile separadamente com -P tb.N=1,-P tb.N=2,-P tb.N=5,-P tb.N=8. A documentação oficial do Icarus explica linguagem e top. Registre a versão usada, pois suporte SystemVerilog varia.

Faça falhar de propósito

Altere a comparação para retornar uma borda antes ou retire a limpeza padrão de pulse. Algum cenário deve falhar com status não zero antes de timeout; depois restaure a fonte correta. PASS incapaz de detectar mutação relevante é evidência fraca. Registre hash, N, comandos, status, PASS e primeira divergência. Não chame teste local de execução DDS: #delay e initial de bancos gerais não equivalem à interface restrita de laboratório com um clock.