Cruzamentos de domínios de clock e metaestabilidade

Outro clock não garante separação em relação às bordas

Setup^{iSetup Tempo mínimo durante o qual a entrada deve permanecer estável antes da borda de captura. Se for violado, o valor armazenado não é garantido. Saiba mais} e hold^{iTempo de hold Tempo mínimo durante o qual a entrada deve permanecer estável após a borda de captura. Pelo contexto, deve ser distinguido da simples manutenção de um valor. Saiba mais} exigem dados estáveis ao redor da borda receptora. Um botão ou domínio independente muda com fase arbitrária em relação a ela, dificultando garantir sempre essas condições.

Pode ocorrer metaestabilidade: o estado interno do flip-flop^{iFlip-flop Elemento que captura a entrada na borda de clock especificada e a mantém até a próxima. A entrada deve cumprir setup e hold. Saiba mais} demora para se definir como 0 ou 1. A simulação RTL binária usual não representa diretamente esse fenômeno analógico. Uma onda limpa não demonstra um cruzamento de domínio seguro.

Dois estágios para um nível de um bit mantido por tempo suficiente

module level_synchronizer (
    input  logic clk_dst,
    input  logic rst_dst,
    input  logic async_level,
    output logic synced_level
);
    logic first_stage;
    always_ff @(posedge clk_dst) begin
        if (rst_dst) begin
            first_stage  <= 1'b0;
            synced_level <= 1'b0;
        end else begin
            first_stage  <= async_level;
            synced_level <= first_stage;
        end
    end
endmodule

Se o primeiro flip-flop ficar instável, é dado tempo para resolver antes da captura seguinte. A lógica funcional usa apenas o último estágio, sem derivar diretamente o primeiro. Pressupõe-se reset síncrono ao clock de destino.

A implementação exige atributos de sincronizador^{iSincronizador Circuito que permite tratar, no clock receptor, um sinal vindo de outro domínio temporal. Um sincronizador com vários flip-flops para um bit não deve ser aplicado diretamente a dados de vários bits.}, conexões curtas entre estágios e verificações STA/CDC adequadas ao dispositivo e às ferramentas. Dois registradores^{iRegistrador Circuito que armazena vários bits de estado. Os registradores síncronos deste curso capturam a entrada especificada na borda de clock. Saiba mais} em RTL não garantem posicionamento nem condições dos caminhos.

A entrada assíncrona chega ao primeiro estágio e a função usa o último. O intervalo entre estágios oferece tempo de resolução; não garante eliminar sempre a metaestabilidade^{iMetaestabilidade Estado analógico transitório no qual um elemento de armazenamento não consegue se estabilizar em 0 ou 1. A sincronização reduz a probabilidade de propagação, mas não a elimina.}.

Reduz a probabilidade de falha, sem levá-la a zero

Um modelo simplificado expressa esta tendência do tempo médio entre falhas:

$T_{\mathrm{resolve}}$ é o tempo disponível para resolução, $\tau$ uma característica do dispositivo, $f_{\mathrm{dst}}$ a frequência receptora e $f_{\mathrm{event}}$ a taxa de transições assíncronas. O cálculo real precisa de constantes específicas do dispositivo. A fórmula sozinha não justifica afirmar «seguro por tantos anos» para qualquer circuito.

Cada tipo de informação precisa de sua solução

Por exemplo, ao passar quatro bits de 0111 para 1000, sincronizá-los independentemente pode produzir combinações que nunca existiram. Para manter a coerência do barramento, projete a relação entre o dado completo e a confirmação da transferência.

Leitura adicional: MIT OpenCourseWare — Synchronization, Metastability and Arbitration