19 / 63 · 개념

기억의 시작: 피드백과 SR·D 래치

교차 결합의 두 안정 상태를 이해하고 SR 금지 입력과 D 래치의 투명 구간을 설명합니다.

현재 입력만으로 설명할 수 없는 출력

스위치를 잠깐 눌렀다가 놓아도 그 사실을 기억하려면 상태가 필요합니다. 조합회로는 현재 입력만으로 출력이 정해지지만, 저장 회로는 이전 상태도 다음 결과에 영향을 줍니다.

NOR 두 개를 교차 연결한 active-high SR 래치^{래치 제어 신호가 활성인 동안 입력을 따라가고 비활성일 때 값을 유지하는 저장소자입니다. 에지에서만 저장하는 플립플롭과 다릅니다.}에서는 다음 관계가 성립합니다.

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

S=R=0일 때 (Q,Q̅)=(1,0)과 (0,1)이 모두 안정한 해입니다. 피드백이 앞서 선택된 상태를 유지합니다. 다만 식에 Q̅라고 썼어도 금지 조건에서는 실제 출력이 Q의 보수가 아닐 수 있습니다.

S	R	안정 후 Q	의미
0	0	이전 Q	유지
1	0	1	set
0	1	0	reset
1	1	두 NOR 출력 모두 0	정상 동작에서 사용하지 않는 조건

S=R=1을 동시에 해제하면 어느 상태로 끝날지 디지털 진리표^{진리표 가능한 입력 조합을 빠짐없이 나열하고 각 조합의 출력을 적은 표입니다. 시간에 따른 변화는 파형으로 따로 확인합니다. 자세히 보기}만으로 보장할 수 없습니다. 여기서 “금지”는 입력 비트열이 존재할 수 없다는 뜻이 아니라, 원하는 저장 동작을 보장하지 않으므로 설계에서 피해야 한다는 뜻입니다. NAND로 만든 active-low^{active-low 신호가 0일 때 요청이나 기능이 활성이라는 규칙입니다. 이름 끝의 _n은 흔한 표기 관례이며, 실제 동작은 명세로 정합니다. 자세히 보기} SR 래치는 입력 극성과 금지 조합이 다릅니다.

D 래치는 데이터와 허가를 분리합니다

정상적인 래치 소자의 기능을 이상적으로 보면 enable=1에서 Q가 D를 따라가고, enable=0에서는 이전 Q를 유지합니다.

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

논리식 $S=ED$ , $R=E\overline D$ 로 SR 동작과 연결해 이해할 수 있습니다. 실제로 지연이 있는 임의 게이트를 조립해 안전한 래치를 얻는 문제는 별개이며, 데이터 전환과 enable 종료의 타이밍 조건이 필요합니다.

CLK를 enable로 읽고 D 래치의 투명 구간 확인하기

초기 q=0을 가정합니다. D 래치는 CLK=1인 동안 D를 따라가며 CLK=0에서는 유지합니다. D 플립플롭은 CLK의 0→1 전환에서만 D를 저장합니다.

이 그림의 왼쪽 래치에서 CLK를 E로 읽으세요. CLK=1을 유지한 채 D를 여러 번 바꾸면 Q도 계속 바뀝니다. CLK를 0으로 내린 뒤에는 D를 바꿔도 유지합니다. 오른쪽 플립플롭^{플립플롭 클록의 지정된 에지에서 입력을 저장하고 다음 에지까지 유지하는 소자입니다. 입력은 setup·hold 조건을 만족해야 합니다. 자세히 보기}은 다음 강의에서 비교합니다.

모든 피드백이 저장소자는 아닙니다

반전^{부정 0을 1로, 1을 0으로 바꾸는 NOT 연산입니다. 수식 위의 선은 선 아래 식 전체에 NOT을 적용한다는 뜻입니다. 자세히 보기}기 하나의 출력을 자기 입력에 연결한다고 올바른 한 비트 메모리가 되지는 않습니다. $Q=\overline Q$ 는 0/1 해가 없습니다. 저장소자는 안정 상태, 입력 제어, 타이밍 조건을 갖춘 회로여야 합니다.

추가 읽기: MIT OpenCourseWare — Sequential Logic

직접 생각해 보기

처음 Q=0인 positive-level D 래치에 (E,D)를 (0,1)→(1,1)→(1,0)→(0,0)→(0,1) 순서로 줍니다. 각 단계의 안정된 Q는 무엇인가요?

해설 보기

0→1→0→0→0입니다. E=1인 두 단계에서는 D를 따라가며, 마지막 D=1은 E=0이라 저장되지 않습니다. 이 계산은 타이밍 조건을 만족한 이상적 동작입니다.