사이클 지연과 처리율을 구분하기

'N사이클 뒤'의 시작점을 정의합니다

에지 k에서 bit 0에 처음 캡처된 비트는 N비트 시프트 레지스터^{i레지스터 여러 비트의 상태를 저장하는 회로입니다. 이 과정의 동기식 레지스터는 클록 에지에서 정해진 입력을 저장합니다. 자세히 보기}의 bit N-1에 에지 k+N-1에서 도착합니다. 첫 캡처부터 마지막 캡처까지 시간 간격은 N-1주기입니다.

반면 입력을 구동하는 이전 레지스터가 에지 k에서 새 비트를 만든다면, 시프트 레지스터의 첫 캡처는 보통 k+1입니다. 이때 출력까지는 N주기입니다. 두 설명은 시작점이 달라서 다른 것이지 모순이 아닙니다.

d[k]를 에지 k에서 받은 입력이라고 정의하면, 레지스터가 충분히 채워진 뒤에는 다음 관계가 성립합니다.

지연이 길어도 매 사이클 결과를 낼 수 있습니다

클록 주기가 T이고 매 에지 한 비트를 받는다면 정상 상태 처리율^{i처리율 단위 시간에 받아들이거나 완료하는 작업의 수입니다. 파이프라인은 단일 작업의 지연을 줄이지 않고도 처리율을 높일 수 있습니다.}은 $1/T$ 비트/초입니다. N을 늘리면 저장 깊이와 지연은 늘지만 입력을 계속 수락할 수 있는 한 처리율은 유지됩니다.

4단 지연선, 100MHz 클록이라면 한 주기는 10ns이고 정상 상태 처리율은 100Mbit/s입니다. 한 비트가 레지스터를 통과하는 데 시간이 걸려도, 그 비트가 나올 때까지 기다렸다가 다음 비트를 넣어야 하는 것은 아닙니다.

각 열은 한 상승 에지^{i상승 에지 클록이 0에서 1로 바뀌는 순간입니다. CLK=1인 구간 전체를 뜻하는 레벨과 구별합니다. 자세히 보기}에서 관찰한 값을 보여 줍니다. 입력은 에지 직전의 값이고, 이름에 after가 붙은 상태는 갱신 직후의 값입니다. 열은 샘플링 순서대로 놓았으며, 실제 전파 지연^{i전파 지연 입력이 바뀐 뒤 출력이 올바른 값으로 안정되기까지 걸리는 시간입니다. 논리식의 등가성과 시간 특성은 별개입니다. 자세히 보기}을 나타내지는 않습니다. 3단 지연선에서 A가 E0에 첫 단계로 들어갑니다. 마지막 단계에는 E2 직후 도달하고, 동시에 다음 데이터 B와 C가 앞 단계를 채웁니다. 대시는 아직 유효하지 않은 슬롯입니다.

정지가 있으면 유효 이동 수로 계산합니다

enable 또는 accept가 0인 에지는 비트를 이동시키지 않습니다. 이때는 실제 시간으로 지연을 고정할 수 없으므로, 데이터를 받아 실제로 이동한 에지 수를 기준으로 지연을 계산해야 합니다. valid 비트도 데이터와 같은 조건으로 이동시켜야 출력이 언제 유효한지 알 수 있습니다.

파이프라인^{i파이프라인 레지스터를 사이에 두고 계산을 여러 단계로 나누어, 여러 입력을 겹쳐 처리하는 구조입니다. 데이터와 valid, 제어 신호를 같은 단계에 맞춰 전달해야 합니다. 자세히 보기}은 지연을 줄이는 기술로만 설명하면 오해가 생깁니다. 조합 경로를 나누면 클록 주파수를 높일 수 있지만, 그만큼 레지스터 단계와 지연 사이클 수가 늘어나는 경우가 많습니다. 다음 과정에서는 면적·전력·주파수 사이의 절충 관계를 더 자세히 다룹니다.