상태 기계: 상태·전이·출력의 분리

상태는 과거 입력 중 필요한 정보만 요약합니다

현재 입력만으로 출력이 결정되지 않을 때 저장할 상태를 정의합니다. 모든 입력 이력을 저장하는 대신, 미래 동작을 결정하는 데 필요한 차이만 구분합니다.

작업 시작과 완료를 관리하는 제어기를 생각합시다. IDLE은 요청 대기, BUSY는 처리 중, DONE은 한 사이클의 완료 표시 상태입니다.

busy와 done은 현재 상태의 출력입니다. 예를 들어 BUSY에서 완료를 관찰한 에지 이후 DONE으로 바뀌어 done이 1이 됩니다. 이처럼 현재 상태만으로 정해지는 출력을 Moore 출력이라고 합니다.

각 열은 한 상승 에지^{i상승 에지 클록이 0에서 1로 바뀌는 순간입니다. CLK=1인 구간 전체를 뜻하는 레벨과 구별합니다. 자세히 보기}에서 관찰한 값을 보여 줍니다. 입력은 에지 직전의 값이고, 이름에 after가 붙은 상태는 갱신 직후의 값입니다. 열은 샘플링 순서대로 놓았으며, 실제 전파 지연^{i전파 지연 입력이 바뀐 뒤 출력이 올바른 값으로 안정되기까지 걸리는 시간입니다. 논리식의 등가성과 시간 특성은 별개입니다. 자세히 보기}을 나타내지는 않습니다. 초기 IDLE입니다. work_done을 수락한 에지 뒤에 상태가 DONE으로 바뀌고 done이 1이 됩니다. DONE 다음은 start와 무관하게 IDLE입니다.

전이와 저장을 분리한 RTL

typedef enum logic [1:0] {IDLE, BUSY, DONE} state_t;
state_t state, next_state;
always_comb begin
  next_state = state;
  case (state)
    IDLE: if (start) next_state = BUSY;
    BUSY: if (work_done) next_state = DONE;
    DONE: next_state = IDLE;
    default: next_state = IDLE;
  endcase
end
always_ff @(posedge clk)
  if (rst) state <= IDLE;
  else state <= next_state;
assign busy = (state == BUSY);
assign done = (state == DONE);

이는 제어 구조를 설명하는 SystemVerilog 예시입니다. 연결된 처리기의 work_done 생성과 입력 동기화는 별도로 구현해야 합니다.

명세에서 빠지기 쉬운 질문

위 회로는 BUSY나 DONE에서 start를 무시합니다. 완료와 동시에 새 요청을 받아야 한다면 전이표부터 바꿔야 합니다. Mealy 출력은 상태와 현재 입력을 함께 사용하여 빠르게 반응할 수 있지만, 조합 출력 경로의 타이밍과 glitch도 검토해야 합니다. 상태를 binary로 표현할지 one-hot^{i원핫 여러 비트 중 정확히 하나만 1인 표현입니다. 모두 0도 허용하는 조건은 one-hot-or-zero로 구별합니다. 자세히 보기}으로 표현할지 정하는 일과, Moore/Mealy 중 어떤 출력을 사용할지 정하는 일은 별개입니다.