Signale und Ports: Vertrag über Breite, Richtung und Zeit

Die Portliste als Schaltungsvertrag lesen

input logic [7:0] data bezeichnet acht gleichzeitig übertragene Bits, nicht acht nacheinander eintreffende Werte. Der Datentyp logic allein erzeugt keinen Speicher. Ob eine kombinatorische Zuweisung oder ein flankengesteuerter sequenzieller Block das Signal treibt, bestimmt die Hardwarefunktion.

Prüfen Sie neben Breite und Richtung: Wann ist das Signal gültig? Wer treibt es? Welchen Wert hat es nach Reset? Ohne diese Angaben können einzeln korrekte Module zusammen ein fehlerhaftes System bilden.

Derselbe MUX hat zwei Arten von Ausgängen

Die Übungen betrachten das Auswahlergebnis y und den gespeicherten Wert sampled_y gemeinsam.

Die erste Gleichung ist kombinatorisch. Die zweite beschreibt ein ideales synchrones Modell, das den unmittelbar vor der Flanke stabilen Wert y speichert. Wer beide Ausgänge immer mit den aktuellen Eingängen vergleicht, beurteilt ein korrektes Register^{iRegister Speichert einen Zustand aus mehreren Bits. Die synchronen Register dieses Kurses übernehmen festgelegte Eingaben an Taktflanken. Mehr erfahren} als fehlerhaft.

assign y = sel ? b : a;
always_ff @(posedge clk) sampled_y <= y;

Im Simulator gibt es auch innerhalb eines Zeitpunkts eine Ereignisreihenfolge. Reale Bauelemente haben Setup^{iSetup Mindestzeit vor der Abtastflanke, in der Eingangsdaten stabil sein müssen. Bei Verletzung ist das gespeicherte Ergebnis nicht garantiert. Mehr erfahren}, Hold und Clock-to-Q-Verzögerung. Die Gleichungen heben diese Unterschiede nicht auf, sondern legen die Beobachtungszeitpunkte für funktionale Prüfungen fest.

Die Pfeile zeigen Datenabhängigkeiten. Änderungen an a, b oder sel ändern zuerst y; sampled_y übernimmt einen neuen Wert erst an der steigenden Flanke^{iSteigende Flanke Übergang des Takts von 0 auf 1. Nicht zu verwechseln mit dem gesamten hohen Pegelintervall CLK=1. Mehr erfahren}.

Fragen für die Prüfung

• Ist sel ein definierter 0/1-Eingang oder ein asynchrones externes Signal?
• Erfolgt der Vergleich von verändertem y mit sampled_y erst nach der nächsten gültigen Flanke?
• Wird sampled_y durch Reset^{iReset Steuerung zur Rückkehr in einen festgelegten Anfangszustand. Synchron/asynchron und Priorität gegenüber anderen Steuerungen müssen definiert werden. Mehr erfahren} initialisiert oder durch eine Werkzeugeinstellung?

Der explizite Anfangswert dieser Übung dient einem reproduzierbaren 0/1-Modell. Er garantiert keinen entsprechenden Einschaltzustand eines realen Chips.