サイクル遅延とスループットの区別

「N サイクル後」の始点を定めます

エッジ k で初めて bit 0 に取り込まれたビットは、N ビットシフトレジスタ^{iレジスタ 複数ビットの状態を記憶する回路です。このコースの同期式レジスタは、クロックエッジで定められた入力を記憶します。 詳しく見る}の bit N-1 にエッジ k+N-1 で届きます。最初の取込みから最後の取込みまでは N-1 周期です。

一方、前段レジスタがエッジ k で新しいビットを出すなら、シフトレジスタの最初の取込みは通常 k+1 です。その場合、出力までは N 周期です。二つの説明は始点が違うため異なるのであり、矛盾しません。

d[k] をエッジ k で受け入れた入力と定めると、レジスタが入力データで満たされた後は次の関係が成り立ちます。

遅延が長くても毎サイクル結果を出せます

周期 T で各エッジに一ビット受けるなら、定常状態のスループット^{iスループット 単位時間に受け入れる、または完了する処理の数です。パイプラインは個々の処理の遅延を短くしなくても、スループットを高められます。}は $1/T$ ビット/秒です。N を増やすと記憶深さと遅延は増えますが、連続受入が可能ならスループットは変わりません。

4 段遅延線、100 MHz なら一周期は 10 ns、定常スループットは 100 Mbit/s です。「一ビットの通過に時間がかかる」と「次のビットを入れるにはその間待つ必要がある」は別の主張です。

下の各列は立上りエッジ^{i立上りエッジ クロックが 0 から 1 に変わる瞬間です。CLK=1 の区間全体を指すレベルとは区別します。 詳しく見る}の記録です。入力はエッジ直前、「更新後」の状態は更新直後です。並びはサンプル順で、物理的な伝搬遅延^{i伝搬遅延 入力が変わってから、出力が正しい値に安定するまでの時間です。論理式の等価性と時間特性は別の性質です。 詳しく見る}ではありません。3 段遅延線で A は E0 に最初の段へ入り、E2 直後に最後の段に届きます。同時に B と C が前の段を埋めます。ダッシュはまだ無効なスロットです。

停止があれば有効な移動数で計算します

enable または accept が 0 のエッジではビットは移動しません。この場合、固定の実時間遅延は言えず、受け入れたエッジ数に対する遅延だけ定められます。出力がいつ有効か分かるよう、valid もデータと同条件で移動させます。

パイプライン^{iパイプライン 計算をレジスタで区切った段に分け、複数入力を重ねて処理する構造です。データ・valid・制御信号の段をそろえる必要があります。 詳しく見る}を遅延短縮の技術としてだけ説明すると誤解を招きます。組合せ経路を分けてクロックを高める代わりに、レジスタ段とサイクル遅延を追加する場合が多いためです。面積・電力・周波数のトレードオフは次のコースで詳しく扱います。