実習：MUX の全数検査とレジスタ出力の解析

実験対象と観測条件

sel が 0 なら a、1 なら b が y に出ます。sampled_y はクロックの立上りエッジ^{i立上りエッジ クロックが 0 から 1 に変わる瞬間です。CLK=1 の区間全体を指すレベルとは区別します。 詳しく見る}で y を記憶します。入力が変わっても、次の立上りエッジまで sampled_y は保持されます。

始める前に

Digital Design Studio の Desktop プロジェクトと、正常に実行できる権限を用意してください。各例を別フォルダの rtl/top.sv に保存します。

まず a と b が異なる組合せを作ります。sel=0 で a、sel=1 で b が出力されることを確認し、入力ファイルの各行と照合してください。

SystemVerilog ソース

module top (
    input logic clk,
    input logic a,
    input logic b,
    input logic sel,
    output logic y,
    output logic sampled_y
);
    assign y = sel ? b : a;
    // Explicit observation register: y remains purely combinational.
    // The register makes this design eligible for logic-netlist-1 simulation.
    always_ff @(posedge clk) sampled_y <= y;
endmodule

実行方法

New analysis で Two-state single-clock v1 を選びます。Clock port は clk、周期は 1000ps です。次の値で Preflight を行い、Run RTL simulation を実行して結果を比較してください。

下の各列は入力ファイルの一項目です。組合せの y の期待値は 0,0,0,1,1,0,1,1 です。この図は入力順の機能予測であり、sampled_y の更新時刻は含みません。

入力刺激

[
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        false
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        false
      ],
      "sel": [
        true
      ]
    }
  },
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        true
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        true
      ],
      "sel": [
        true
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        false
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        false
      ],
      "sel": [
        true
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        true
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        true
      ],
      "sel": [
        true
      ]
    }
  }
]

結果の比較

8 cycles · y=1 · sampled_y=1。3000ps で y=1、sampled_y=0 になっているか比較してください。

この実習は 0/1 の単一クロック RTL を使います。#delay・initial・X/Z のテストベンチは含みません。学習完了の表示は学習記録であり、実際のシミュレーション結果を意味しません。

まず期待結果を書きます

シミュレータを実行する前に、上の入力順で組合せ出力 $y$ を自分で計算してください。期待ビット列は $0,0,0,1,1,0,1,1$ です。これは八つの入力組合せをすべて検査しており、最終値一つの一致より強い根拠になります。

レジスタ^{iレジスタ 複数ビットの状態を記憶する回路です。このコースの同期式レジスタは、クロックエッジで定められた入力を記憶します。 詳しく見る}出力は入力刺激の変化時ではなく、立上りエッジで更新されます。エッジ直前の組合せ出力と、エッジ直後のレジスタ出力を分けて記録してください。

ここでは $k$ 番目のエッジでサンプルした入力によって、エッジ後の状態 $q_{k+1}$ を定義しています。sampled_y はこの状態に当たります。同じ時間座標に表示されても、入力適用とレジスタ更新のイベント順を確認する必要があります。

不具合を区別する三つの検査

1. 選択の反転：sel ? a : b に変える前に、最初に失敗するベクトルを予測します。$a=b$ のベクトルではこの誤りを検出できません。
2. 観測点の混同：y ではなく sampled_y を組合せの正解と直ちに比べると、正常な回路も失敗に見える理由を説明します。
3. 入力の独立性の検査：選ばれていない入力だけを変え、$y$ が保持されるか確認します。選ばれた入力の変化には $y$ が追従する必要があります。

エラー報告には、入力・観測時点・期待値・実値を一行ずつ記録します。「波形がおかしい」だけでは、選択論理の誤りと 1 サイクルの遅延を区別できません。

発展課題

データ幅を 4 ビットにすると、組合せ入力空間は $2^{4+4+1}=512$ 個です。全数検査はまだ可能ですが、まず 0・最大値・0101・1010・walking-one パターンでビット位置の誤りを素早く見つけます。幅を変えた回路とともに、設定と入力ファイルも更新してください。