Pemeriksaan desain: kesetaraan seleksi dan waktu pengamatan

Baca kondisi dan gambarkan urutan waktu

Keluaran kombinasional $y=\overline s a+sb$, dan sampled_y menyimpan y pada tepi naik^{iTepi naik Saat clock berubah 0 ke 1, berbeda dari tingkat yang mencakup seluruh interval CLK=1. Selengkapnya}. Misalkan satu penangkapan telah terjadi dengan $a=1,b=0,s=0$. Kemudian s diubah menjadi 1 di antara dua tepi.

Pertanyaan menanyakan nilai setelah masukan dan logika stabil, tetapi sebelum tepi naik berikutnya. Kesetaraan fungsi dan waktu pengamatan register^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} adalah pemeriksaan berbeda.

Gambar menunjukkan urutan pengamatan untuk a=1 dan b=0. Pada interval saat keluaran kombinasional serta tersimpan berbeda, jelaskan mana yang mewakili masukan sekarang dan mana yang mewakili tangkapan lama.

Latihan desain tambahan

1. Buktikan pada delapan kombinasi bahwa y=(a & ~s) | (b & s) setara MUX^{iMultiplekser Rangkaian kombinasional yang menghubungkan satu dari beberapa masukan ke keluaran menurut seleksi. Hubungan bit seleksi dan nomor masukan harus ditetapkan. Selengkapnya} satu bit.
2. Menghapus sampled_y mempertahankan fungsi kombinasional; sifat waktu apa yang hilang?
3. Jelaskan mengapa RTL ideal tidak menjamin perangkat nyata jika transisi s terlalu dekat dengan tepi naik.