Altifigence Academy

36 / 37 · Konsep

Catatan eksekusi dan melanjutkan praktik DDS

Sertakan sumber, masukan, harapan, kegagalan dan versi agar praktik dapat diulang.

Serahkan eksperimen yang dapat direproduksi

Pelajar lain harus bisa membangun ulang rangkaian dan perbandingan yang sama. Sertakan sumber, top, parameter, jadwal masukan, harapan, versi alat, perintah dan hasil. Simpan kegagalan pertama serta eksekusi dipulihkan. Salah satu struktur:

text
rtl/modulo_tick.sv
rtl/periodic_accumulator.sv
test/tb.sv
evidence/expected.csv
evidence/run.txt

Rangkaian di rtl dan stimulus hanya simulasi di test. Hubungkan log dengan sumber memakai hash atau revisi tetap. Gambar PASS tanpa masukan dan identitas sumber tidak cukup.

Tetapkan penerimaan sebelum Run

Terima hanya dengan enable; setiap N penerimaan menghasilkan pulse dan sample tersimpan dikonsumsi satu tepi setelahnya. Reset membuang tertunda, total modulo 256. Bandingkan tiap tepi dengan model mandiri untuk N=1,3, jeda, data eksternal berubah saat konsumsi, reset tertunda dan putaran. Deteksi pemakaian data kini serta pembatasan enable salah.

CatatanIsi
SumberDependensi DUT, testbench, hash/revisi
Konfigurasitop, N, clock/waktu, reset
Masukanreset, enable, sample per tepi
Harapanpulse, total setelah pengamatan
EksekusiAlat/versi nyata, perintah, status, log
KegagalanMutasi, beda pertama, sumber dipulihkan

Ikuti jalur produk DDS yang nyata

Pelajaran gratis dibaca. Eksperimen DDS juga bergantung pada sintaks terkini, adaptor dan hak eksekusi akun. Gunakan Digital Design Studio dan panduan pemasangan serta penggunaan awal. Pilih mode didukung yang ditampilkan produk. Jika membutuhkan baris input untuk RTL terbatas satu clock, kirim DUT dapat disintesis dan baris itu; jangan anggap testbench #delay umum diterima. Catat penolakan dan batasi klaim.

Setelah eksekusi, periksa preflight nyata, hasil simulator, nilai/gelombang dan artefak tersimpan. Pelajaran selesai, impor, kompilasi lokal atau tombol Run bukan bukti akun gratis menuntaskan praktik.

Nyatakan batas bukti

Simulator lokal mendukung pernyataan bahwa perbandingan fungsi lokal lulus. Hanya akun gratis yang mengikuti produk dan menyimpan hasil sesuai yang membuktikan praktik DDS gratis lulus. Sintesis generik bukan implementasi perangkat atau bukti timing fisik, FPGA terprogram maupun manufaktur. Kursus menyediakan sumber dan metode; periksa DDS terpisah sebelum penerimaan produk. Serahkan hasil reproduktif dan batas yang masih terbuka.

Pilihan berlaku di peramban ini. Ubah kapan saja di bagian bawah halaman.