33 / 37 · Konsep

Setup, hold, dan anggaran timing

Pisahkan jalur maksimum dan minimum serta hitung hold yang berbeda dari frekuensi clock.

Fungsi benar juga harus tiba tepat waktu

Jalur sinkron terdiri atas flip-flop pengirim^{Flip-flop Elemen yang menangkap masukan pada tepi clock tertentu dan menyimpannya hingga tepi berikutnya. Masukan harus memenuhi setup dan hold. Selengkapnya} → logika kombinasional → flip-flop penerima. Dengan skew kedua clock nol, kondisi setup^{Setup Waktu minimum data harus stabil sebelum tepi tangkap. Jika dilanggar, hasil tersimpan tidak dijamin.} sederhananya berikut. uncertainty memasukkan jitter dan margin desain secara konservatif.

T_{clk}\ge t_{cq,\mathrm{max}}+t_{pd,\mathrm{max}}+t_{setup}+t_{uncertainty}

$t_{cq}$ adalah clock-to-Q dan $t_{pd}$ tundaan kombinasional maksimum. Hanya sisa periode setelah waktu keluar register^{Register Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} dan setup penerima yang tersedia bagi logika.

Menghitung batas jalur

Dengan clock-to-Q=0.12ns, logika=1.80ns, setup=0.15ns, dan uncertainty=0.08ns, periode minimum 2.15ns.

f_{\mathrm{max}}\le\frac{1}{2.15\ \mathrm{ns}}\approx465.1\ \mathrm{MHz}

500MHz berarti 2ns, sehingga margin setup −0.15ns. Perhitungan ini berlaku untuk satu jalur serta asumsi yang diberikan; jaminan frekuensi nyata membutuhkan pemeriksaan semua jalur, corner, dan kendala terkait.

Ikuti komponen tundaan seri: jumlahnya 2.15ns. Panah menunjukkan urutan penjumlahan anggaran, bukan ukuran komponen atau rasio tundaan.

Jalur yang memakai anggaran setup

FF pengirim: clock-to-Q: 0.12ns
Jalur kombinasional: Tundaan maksimum: 1.80ns
Kondisi penerimaan: setup: 0.15ns
Margin desain: Ketidakpastian: 0.08ns

Hold berkaitan dengan jalur tercepat

Jika data pengirim berubah terlalu cepat pada tepi sama, data mengganggu waktu penerima mempertahankan nilai lama. Dengan skew=0 dan tanpa margin tambahan, syarat hold^{Waktu hold Waktu minimum data tetap stabil setelah tepi tangkap. Bedakan dari operasi menahan nilai biasa menurut konteks.} adalah:

t_{cq,\mathrm{min}}+t_{cd,\mathrm{min}}\ge t_{hold}

Dengan clock-to-Q minimum=0.05ns, logika minimum=0.03ns, dan hold=0.10ns, kekurangannya 0.02ns. Memperpanjang periode tidak menyelesaikan syarat pada tepi yang sama. Diperlukan perbaikan implementasi seperti menambah tundaan atau menyesuaikan jalur clock.

Skew positif, saat clock tangkap datang setelah clock peluncur, dapat membantu setup satu siklus tetapi merugikan hold. Gambarkan kedatangan data dan tepi daripada menghafal tanda. Jangan memakai multicycle atau false path hanya untuk menghilangkan peringatan tanpa alasan fungsi nyata.

Coba sendiri

Dengan periode=4ns, $t_{cq}=0.2$ ns, $t_{setup}=0.3$ ns, uncertainty=0.1ns, berapa tundaan kombinasional maksimum? Apakah periode 8ns memperbaiki hold?

Baca penjelasan

Tundaan maksimum yang diizinkan $4-0.2-0.3-0.1=3.4$ ns. Pelanggaran hold biasa pada tepi sama tidak diperbaiki oleh periode lebih panjang; analisis jalur data minimum dan waktu kedatangan clock secara terpisah.