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संकेत और पोर्ट: चौड़ाई, दिशा और समय का अनुबंध

इंटरफ़ेस पढ़ें और संयोजन तथा अवस्था आउटपुट की जाँच के आधार अलग रखें।

पोर्ट सूची को परिपथ का अनुबंध मानें

input logic [7:0] data एक साथ आने वाले आठ बिटों का पोर्ट है। इसका अर्थ आठ मान क्रमशः पहुँचना नहीं है। केवल logic डेटा प्रकार से स्मृति अवयव भी नहीं बनता। संयोजन असाइनमेंट या एज-आधारित अनुक्रमिक ब्लॉक से उसका ड्राइव होना हार्डवेयर का व्यवहार तय करता है।

संकेत पढ़ते समय चौड़ाई और दिशा के साथ कब वैध है, कौन ड्राइव करता है और reset के बाद क्या मान है भी देखें। यह जानकारी न हो तो अलग-अलग सही मॉड्यूल जोड़ने पर भी सिस्टम गलत हो सकता है।

एक MUX के दो प्रकार के आउटपुट

इस पाठ्यक्रम के अभ्यास चयन परिणाम y और उसके संग्रहित रूप sampled_y को साथ देखते हैं।

y(t)=\overline{s(t)}a(t)+s(t)b(t)

q_{k+1}=y(t_k^-)

पहला सूत्र संयोजन कार्य है; दूसरा एज से ठीक पहले स्थिर y संग्रहित करने वाला आदर्श तुल्यकालिक मॉडल है। दोनों आउटपुटों को बिना शर्त उसी समय के इनपुट से मिलाने पर सही रजिस्टर^{रजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं। विस्तार से पढ़ें} भी गलत लगेगा।

SystemVerilog
assign y = sel ? b : a;
always_ff @(posedge clk) sampled_y <= y;

सिम्युलेटर में एक ही समय मान के भीतर भी घटनाओं का क्रम होता है। वास्तविक अवयव में setup^{setup कैप्चर एज से पहले इनपुट डेटा के स्थिर रहने का न्यूनतम समय। उल्लंघन होने पर संग्रहित परिणाम की गारंटी नहीं रहती। विस्तार से पढ़ें}/hold और clock-to-Q विलंब होते हैं। ये दो सूत्र उस अंतर को मिटाते नहीं; वे कार्यात्मक जाँच के अवलोकन समय को स्पष्ट करने का आधार हैं।

तीर डेटा निर्भरता बताते हैं। a, b या sel बदलने पर संयोजन आउटपुट y पहले बदलता है, लेकिन sampled_y नया मान केवल उदयी किनारे^{उदयी किनारा (rising edge) क्लॉक के 0 से 1 होने का क्षण। यह CLK=1 के पूरे स्तर-अंतराल से अलग है। विस्तार से पढ़ें} पर संग्रहित करता है।

संयोजन और संग्रहित आउटपुट की सीमा

a · b · sel: एक साथ दिए गए इनपुट
MUX → y: वर्तमान चयन से गणना
DFF → sampled_y: उदयी किनारे पर y संग्रहित करें

समीक्षा के प्रश्न

sel निश्चित 0/1 इनपुट है या बाहरी अतुल्यकालिक संकेत?
y बदलने के बाद sampled_y से तुलना अगली वैध एज के बाद होती है?
sampled_y का प्रारंभिक मान reset^{रीसेट अवस्था को विनिर्दिष्ट प्रारंभिक मान पर लौटाने वाला नियंत्रण। उसका तुल्यकालिक या अतुल्यकालिक होना और अन्य नियंत्रणों पर प्राथमिकता साथ तय करें। विस्तार से पढ़ें} तय करता है या उपकरण की आरंभीकरण सेटिंग?

इस अभ्यास का स्पष्ट प्रारंभिक मान दोहराने योग्य 0/1 मॉडल के लिए है। इसे वास्तविक चिप के बिजली लगते समय व्यवहार की गारंटी न मानें।

खुद आज़माएँ

दो क्लॉक एजों के बीच a, 0 से 1 होता है और sel=0 रहता है। y तथा sampled_y कब बदलेंगे?

व्याख्या पढ़ें

संयोजन आउटपुट y उस संयोजन पथ के मूल्यांकन या प्रसार के बाद बदलता है। sampled_y अगली कैप्चर करने वाली उदयी एज पर अद्यतन होगा। एज के पास इनपुट बदलना वास्तविक परिपथ में setup/hold का विषय है; केवल इस सरल मॉडल से सुरक्षित व्यवहार का निष्कर्ष न निकालें।