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Setup, hold और timing बजट

अधिकतम और न्यूनतम पथ विलंब अलग करें तथा क्लॉक आवृत्ति से स्वतंत्र hold शर्त निकालें।

व्यवहार सही हो, फिर भी डेटा समय पर पहुँचना चाहिए

एक तुल्यकालिक पथ प्रेषक फ्लिप-फ्लॉप^{फ्लिप-फ्लॉप निर्दिष्ट क्लॉक एज पर इनपुट संग्रहित करके अगली एज तक बनाए रखता है। इनपुट को setup और hold शर्तें पूरी करनी होती हैं। और पढ़ें} → संयोजन परिपथ → ग्रहणकर्ता फ्लिप-फ्लॉप से बनता है। दोनों क्लॉकों का skew=0 मानने वाले सरल मॉडल में setup^{setup कैप्चर एज से पहले इनपुट डेटा के स्थिर रहने का न्यूनतम समय। उल्लंघन होने पर संग्रहित परिणाम की गारंटी नहीं रहती।} शर्त नीचे है। Uncertainty पद jitter और डिज़ाइन margin आदि को सावधानीपूर्ण रूप से शामिल करता है।

T_{clk}\ge t_{cq,\mathrm{max}}+t_{pd,\mathrm{max}}+t_{setup}+t_{uncertainty}

$t_{cq}$ clock-to-Q और $t_{pd}$ अधिकतम संयोजन विलंब है। रजिस्टर^{रजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं। और पढ़ें} से परिणाम आने का समय और ग्रहणकर्ता का setup समय घटाने के बाद बचा समय ही संयोजन परिपथ के लिए उपलब्ध है।

संख्यात्मक उदाहरण से पथ सीमा निकालें

Clock-to-Q=0.12ns, संयोजन विलंब=1.80ns, setup=0.15ns और uncertainty=0.08ns हों, तो न्यूनतम अवधि 2.15ns है।

f_{\mathrm{max}}\le\frac{1}{2.15\ \mathrm{ns}}\approx465.1\ \mathrm{MHz}

500MHz की अवधि 2ns है, इसलिए setup margin -0.15ns है। यह गणना केवल दिए गए पथ और धारणाओं का उदाहरण है। वास्तविक परिचालन आवृत्ति की गारंटी के लिए सभी संबंधित पथ, corners और constraints जाँचने होंगे।

क्रम से जुड़ने वाले विलंब पदों का अनुसरण करें। नीचे के मानों का योग 2.15ns है। तीर timing बजट जोड़ने का क्रम दिखाते हैं, घटक का आकार या विलंब का अनुपात नहीं।

setup बजट उपयोग करने वाला पथ

प्रेषक FF: clock-to-Q: 0.12ns
संयोजन पथ: अधिकतम विलंब: 1.80ns
ग्रहण की शर्तें: setup: 0.15ns
डिज़ाइन margin: अनिश्चितता: 0.08ns

Hold सबसे तेज़ पथ की समस्या है

उसी किनारे पर प्रेषक डेटा बहुत जल्दी बदल जाए, तो ग्रहणकर्ता फ्लिप-फ्लॉप को पुराना मान स्थिर पकड़ने के लिए आवश्यक समय कम पड़ता है। Skew=0 और अतिरिक्त margin को छोड़ने वाली सरल hold शर्त^{hold समय कैप्चर एज के बाद भी इनपुट डेटा के स्थिर रहने का न्यूनतम समय। इसे सामान्य मान बनाए रखने की क्रिया से अलग समझें।} है:

t_{cq,\mathrm{min}}+t_{cd,\mathrm{min}}\ge t_{hold}

न्यूनतम clock-to-Q=0.05ns, न्यूनतम संयोजन विलंब=0.03ns और hold=0.10ns पर 0.02ns की कमी है। क्लॉक अवधि बढ़ाने से इसी किनारे की यह शर्त ठीक नहीं होती। विलंब जोड़ने या क्लॉक पथ समायोजित करने जैसे implementation उपाय चाहिए।

Capture क्लॉक का launch से देर से पहुँचना, यानी धनात्मक skew, सामान्य single-cycle setup के लिए लाभकारी और hold के लिए हानिकारक हो सकता है। चिह्न याद करने के बजाय समय-अक्ष पर डेटा आगमन और capture किनारा बनाएँ। Multicycle या false path जैसी छूटों को वास्तविक कार्यात्मक आधार के बिना केवल timing चेतावनी हटाने के लिए उपयोग न करें।

खुद आज़माएँ

4ns अवधि, $t_{cq}=0.2$ ns, $t_{setup}=0.3$ ns और uncertainty=0.1ns वाले पथ में अधिकतम स्वीकार्य संयोजन विलंब कितना है? क्या अवधि 8ns करने से hold उल्लंघन ठीक होगा?

व्याख्या पढ़ें

अधिकतम स्वीकार्य विलंब $4-0.2-0.3-0.1=3.4$ ns है। सामान्यतः एक ही किनारे की hold शर्त क्लॉक अवधि बढ़ाने से ठीक नहीं होती। न्यूनतम डेटा पथ और क्लॉक के आगमन समय का अलग विश्लेषण चाहिए।