Kiểm tra thiết kế: tương đương mạch chọn và thời điểm quan sát

Đọc điều kiện và vẽ thứ tự thời gian

Đầu ra tổ hợp là $y=\overline s a+sb$; sampled_y lưu y tại cạnh lên^{iCạnh lên Khoảnh khắc clock chuyển 0 sang 1, khác với mức cao chỉ cả khoảng CLK=1. Tìm hiểu thêm}. Giả sử đã lưu một lần khi $a=1,b=0,s=0$, rồi đổi s thành 1 giữa các cạnh.

Câu hỏi xét sau khi đầu vào ổn định và trễ tổ hợp đã qua, nhưng trước cạnh lên kế tiếp. Tương đương biểu thức chức năng và thời điểm quan sát thanh ghi^{iThanh ghi Mạch lưu trạng thái nhiều bit. Thanh ghi đồng bộ trong khóa học lưu đầu vào đã quy định tại cạnh clock. Tìm hiểu thêm} là hai mục kiểm chứng riêng.

Dưới đây là thứ tự quan sát theo đề, a=1, b=0. Trong khoảng hai đầu ra khác nhau, giải thích tín hiệu nào biểu diễn đầu vào hiện tại, tín hiệu nào biểu diễn giá trị đã bắt trước đó.

Câu hỏi thiết kế bổ sung

1. Chứng minh bằng tám tổ hợp rằng y=(a & ~s) | (b & s) tương đương MUX^{iBộ chọn kênh Mạch tổ hợp nối một trong nhiều đầu vào tới đầu ra theo tín hiệu chọn. Phải quy định quan hệ giữa bit chọn và số đầu vào. Tìm hiểu thêm} một bit.
2. Nếu bỏ sampled_y, biểu thức chức năng giữ nguyên nhưng đặc tính thời gian nào mất?
3. Giải thích vì sao s đổi quá gần cạnh lên thì giá trị RTL lý tưởng không đủ bảo đảm hành vi phần cứng thực.