33 / 37 · Khái niệm

Setup, hold và ngân sách thời gian

Tách trễ đường cực đại/cực tiểu và tính hold độc lập với tần số clock.

Chức năng đúng còn phải đến kịp

Đường đồng bộ gồm flip-flop^{Flip-flop Phần tử lưu đầu vào tại cạnh clock chỉ định rồi giữ đến cạnh sau. Đầu vào phải thỏa setup và hold. Tìm hiểu thêm} phát → tổ hợp → flip-flop nhận. Với mô hình đơn giản skew hai clock bằng 0, điều kiện setup^{setup Thời gian tối thiểu dữ liệu đầu vào phải ổn định trước cạnh clock lấy mẫu. Vi phạm thì không thể bảo đảm kết quả lưu.} như sau. Uncertainty phản ánh bảo thủ jitter, dự phòng thiết kế và yếu tố tương tự.

T_{clk}\ge t_{cq,\mathrm{max}}+t_{pd,\mathrm{max}}+t_{setup}+t_{uncertainty}

$t_{cq}$ là clock-to-Q, $t_{pd}$ là trễ tổ hợp lớn nhất. Chỉ phần thời gian còn lại sau khi trừ thời gian đầu ra thanh ghi^{Thanh ghi Mạch lưu trạng thái nhiều bit. Thanh ghi đồng bộ trong khóa học lưu đầu vào đã quy định tại cạnh clock. Tìm hiểu thêm} và setup phía nhận mới dành cho tổ hợp.

Tính giới hạn đường bằng ví dụ số

Clock-to-Q 0.12ns, tổ hợp 1.80ns, setup 0.15ns, uncertainty 0.08ns cho chu kỳ tối thiểu 2.15ns.

f_{\mathrm{max}}\le\frac{1}{2.15\ \mathrm{ns}}\approx465.1\ \mathrm{MHz}

500MHz là 2ns, nên dư setup=-0.15ns. Đây là ví dụ cho một đường và giả thiết đã cho; bảo đảm tần số thực phải kiểm mọi đường liên quan, corner và ràng buộc.

Theo các hạng trễ nối tiếp: tổng dưới là 2.15ns. Mũi tên chỉ thứ tự cộng ngân sách thời gian, không chỉ kích thước linh kiện hay tỷ lệ trễ.

Đường sử dụng ngân sách setup

FF phía phát: clock-to-Q: 0.12ns
Đường tổ hợp: Trễ cực đại: 1.80ns
Điều kiện phía nhận: setup: 0.15ns
Dự phòng thiết kế: uncertainty: 0.08ns

Hold là vấn đề của đường nhanh nhất

Nếu dữ liệu phía phát đổi quá nhanh cùng cạnh, nó xâm phạm khoảng phía nhận cần để giữ ổn định giá trị cũ. Với skew=0, bỏ dự phòng riêng, điều kiện hold^{Thời gian hold Thời gian tối thiểu đầu vào phải tiếp tục ổn định sau cạnh clock bắt dữ liệu. Phân biệt yêu cầu này với hành vi giữ giá trị thông thường.} đơn giản là:

t_{cq,\mathrm{min}}+t_{cd,\mathrm{min}}\ge t_{hold}

Clock-to-Q nhỏ nhất 0.05ns, trễ tổ hợp nhỏ nhất 0.03ns, hold 0.10ns thì thiếu 0.02ns. Tăng chu kỳ không giải quyết điều kiện cùng cạnh này. Cần biện pháp triển khai như thêm trễ dữ liệu hoặc điều chỉnh đường clock.

Skew dương, clock capture đến sau launch, có thể có lợi cho setup một chu kỳ nhưng bất lợi cho hold. Thay vì thuộc dấu, vẽ dữ liệu đến và cạnh bắt trên trục thời gian. Không dùng multicycle hoặc false path để xóa cảnh báo nếu không có căn cứ chức năng thực.

Tự thử

Đường có chu kỳ 4ns, $t_{cq}=0.2$ ns, $t_{setup}=0.3$ ns, uncertainty=0.1ns cho phép trễ tổ hợp tối đa bao nhiêu? Đổi chu kỳ thành 8ns có sửa hold không?

Đọc giải thích

Trễ lớn nhất cho phép là $4-0.2-0.3-0.1=3.4$ ns. Hold cùng cạnh thông thường không được sửa bằng tăng chu kỳ. Phải phân tích riêng đường dữ liệu nhanh nhất và thời điểm clock đến.