실행 기록과 DDS 실습으로 이어가기

재현 가능한 실험을 제출합니다

실습 결과로 다른 학습자가 같은 설계와 비교를 재현할 수 있어야 합니다. 소스 파일·top·매개변수·입력 일정·기대값·도구 버전·정확한 명령·결과를 포함하세요. 처음 실패한 조건과 복원한 정상 실행을 함께 보관합니다.

종합 실습의 간단한 프로젝트 구성은 다음과 같습니다.

rtl/modulo_tick.sv
rtl/periodic_accumulator.sv
test/tb.sv
evidence/expected.csv
evidence/run.txt

회로는 rtl, 시뮬레이션 전용 자극은 test에 둡니다. 해시나 불변 소스 revision으로 로그와 소스를 연결하세요. 검사 입력과 소스 식별 정보가 없는 PASS 스크린샷만으로는 재현하기 어렵습니다.

Run 전에 수락 조건을 작성합니다

주기 누산기는 enable=1에서만 sample을 수락하며 N번째 수락 sample마다 pulse를 내고 한 에지 뒤 저장한 sample을 소비합니다. reset은 대기 이벤트를 버립니다. total은 modulo 256으로 순환합니다.

N=1,N=3, enable 간격, 소비 중 외부 데이터 변경, 대기 중 reset, 순환에서 모든 에지의 pulse·total이 독립 모델과 일치해야 합니다. 저장된 데이터 대신 현재 데이터를 소비하는 오류와 enable로 소비를 잘못 막는 오류도 검사기가 찾아야 합니다.

실제 DDS 제품 경로로 이어갑니다

강의는 무료로 읽을 수 있습니다. 실제 DDS 실험에는 현재 제품의 지원 구문·실행 어댑터·로그인 계정의 실행 권한도 필요합니다. Digital Design Studio와 설치·첫 실행 문서에서 의도한 제품 환경으로 들어가세요.

그 환경에 표시된 지원 실행 모드를 고릅니다. 제한된 단일 클록 RTL 모델의 입력 행을 요구한다면 합성 가능한 DUT와 해당 행을 공급하세요. 범용 #delay 테스트벤치를 올리기만 하면 실행된다고 가정하면 안 됩니다. 구문이나 모드가 지원되지 않으면 거부 결과를 기록하고 주장 범위를 줄입니다.

실행 후 실제 preflight·시뮬레이터 결과·출력 파형이나 값·저장된 산출물을 확인합니다. 강의 완료 표시, 프로젝트 가져오기, 로컬 컴파일 성공이나 Run 버튼 표시만으로 무료 계정의 실습 완료를 증명할 수 없습니다.

근거의 경계를 명확히 기록합니다

로컬 시뮬레이터 결과는 “로컬 기능 비교 통과”로 기록합니다. 무료 계정이 실제 제품 경로를 거쳐 기대 결과를 저장한 뒤에만 “DDS 무료 계정 실습 통과”라고 기록합니다. 일반 합성은 소자 구현과 별개입니다. 물리 타이밍·FPGA 프로그래밍·제조 자격까지 증명하는 결과가 아닙니다.

이 과정은 회로 소스와 검증 방법을 제공합니다. 제품 수락을 확정하기 전에 실제 DDS 무료 실습 경로를 별도로 검증하세요. 재현 가능한 결과와 남아 있는 제품·도구 제약이 있다면 짧은 목록을 제출하며 강의를 마칩니다.