설계 확인: 선택 회로의 등가성과 관찰 시점

조건을 읽고 시간 순서를 그리세요

조합 출력은 $y=\overline s a+sb$이고, sampled_y는 상승 에지^{i상승 에지 클록이 0에서 1로 바뀌는 순간입니다. CLK=1인 구간 전체를 뜻하는 레벨과 구별합니다. 자세히 보기}에서 y를 저장합니다. 처음 $a=1,b=0,s=0$인 상태를 한 번 저장했다고 가정합니다. 이후 클록 에지 사이에서 s를 1로 바꿉니다.

아래 질문은 입력이 안정되고 조합 논리 지연이 지난 뒤, 다음 상승 에지가 오기 전의 값을 묻습니다. 기능식의 등가성과 레지스터^{i레지스터 여러 비트의 상태를 저장하는 회로입니다. 이 과정의 동기식 레지스터는 클록 에지에서 정해진 입력을 저장합니다. 자세히 보기}의 관찰 시점은 서로 다른 검증 항목입니다.

아래는 문제에 제시된 조건의 관찰 순서입니다. a=1, b=0입니다. 조합 출력과 저장 출력이 서로 다른 구간에서 어느 신호가 현재 입력을, 어느 신호가 과거 캡처를 나타내는지 설명하세요.

추가 설계 문제

1. y=(a & ~s) | (b & s)로 바꾼 회로가 1비트 MUX^{i멀티플렉서 선택 신호에 따라 여러 입력 중 하나를 출력으로 연결하는 조합회로입니다. 선택 비트와 입력 번호의 대응을 명세해야 합니다. 자세히 보기}와 같은지 8개 조합으로 증명하세요.
2. sampled_y를 제거한 경우 기능식은 유지되지만 어떤 시간적 특성이 사라지는지 설명하세요.
3. s 전환과 상승 에지가 너무 가까우면 이상적인 RTL 값만으로 실제 하드웨어의 동작을 보장할 수 없는 이유를 쓰세요.