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Setup·hold와 타이밍 예산

최대·최소 경로 지연을 나누고 클록 주파수와 별개인 hold 조건을 계산합니다.

기능이 맞아도 시간 안에 도착해야 합니다

동기 경로는 송신 플립플롭^{플립플롭 클록의 지정된 에지에서 입력을 저장하고 다음 에지까지 유지하는 소자입니다. 입력은 setup·hold 조건을 만족해야 합니다. 자세히 보기} → 조합회로 → 수신 플립플롭으로 구성됩니다. 두 클록의 skew를 0으로 둔 단순 모델에서 setup^{setup 클록의 캡처 에지 전에 입력 데이터가 안정되어 있어야 하는 최소 시간입니다. 위반하면 저장 결과를 보장할 수 없습니다.} 조건은 다음과 같습니다. uncertainty는 지터와 설계 여유 등을 보수적으로 반영하는 항입니다.

T_{clk}\ge t_{cq,\mathrm{max}}+t_{pd,\mathrm{max}}+t_{setup}+t_{uncertainty}

$t_{cq}$ 는 clock-to-Q, $t_{pd}$ 는 조합 최대 지연입니다. 레지스터^{레지스터 여러 비트의 상태를 저장하는 회로입니다. 이 과정의 동기식 레지스터는 클록 에지에서 정해진 입력을 저장합니다. 자세히 보기}에서 결과가 나오는 시간과 수신 setup 시간을 빼고 남은 구간만 조합회로에 사용할 수 있습니다.

수치 예제로 경로 제한 계산하기

clock-to-Q 0.12ns, 조합 지연 1.80ns, setup 0.15ns, uncertainty 0.08ns라면 최소 주기는 2.15ns입니다.

f_{\mathrm{max}}\le\frac{1}{2.15\ \mathrm{ns}}\approx465.1\ \mathrm{MHz}

500MHz는 2ns이므로 setup 여유가 -0.15ns입니다. 이 계산은 주어진 한 경로와 가정에 대한 예제이며, 실제 동작 주파수 보증은 모든 관련 경로·코너·제약을 검사해야 합니다.

직렬로 더해지는 지연 항을 따라가 보세요. 아래 값의 합은 2.15ns입니다. 화살표는 타이밍 예산의 합산 순서이며 소자의 크기나 지연 비율을 나타내지 않습니다.

setup 예산을 쓰는 경로

송신 FF: clock-to-Q: 0.12ns
조합 경로: 최대 지연: 1.80ns
수신 조건: setup: 0.15ns
설계 여유: uncertainty: 0.08ns

hold는 가장 빠른 경로의 문제입니다

같은 에지에 송신 데이터가 너무 빨리 바뀌면 수신 플립플롭이 이전 값을 안정적으로 잡는 시간을 침범합니다. skew=0, 별도 여유를 생략한 단순 hold 조건^{hold 시간 클록의 캡처 에지 후에도 입력 데이터가 안정되어 있어야 하는 최소 시간입니다. 일반적인 값 유지 동작과 구별해 문맥을 확인하세요.}은 다음과 같습니다.

t_{cq,\mathrm{min}}+t_{cd,\mathrm{min}}\ge t_{hold}

최소 clock-to-Q 0.05ns, 최소 조합 지연 0.03ns, hold 0.10ns이면 0.02ns 부족합니다. 주기를 늘려도 이 같은 에지의 조건은 해결되지 않습니다. 지연 추가나 클록 경로 조정 같은 구현 대책이 필요합니다.

capture 클록이 launch보다 늦게 오는 양의 skew는 일반적인 단일 사이클 setup에는 유리하고 hold에는 불리할 수 있습니다. 부호를 외우기보다 데이터 도착과 캡처 에지를 시간축에 그리세요. 다중 사이클·false path 같은 예외는 실제 기능적 근거 없이 타이밍 경고를 없애는 용도로 쓰지 않습니다.

직접 생각해 보기

주기 4ns, $t_{cq}=0.2$ ns, $t_{setup}=0.3$ ns, uncertainty=0.1ns인 경로에서 허용되는 조합 최대 지연은 얼마인가요? hold 위반을 주기 8ns로 바꾸면 해결할 수 있나요?

해설 보기

허용 최대 지연은 $4-0.2-0.3-0.1=3.4$ ns입니다. 일반적인 같은 에지 hold 조건은 클록 주기를 늘려도 해결되지 않습니다. 최소 데이터 경로와 클록 도착 시각을 따로 분석해야 합니다.