Ready/valid и эластичный буфер на один элемент

Передача происходит при valid и ready на одном фронте

Передатчик выставляет valid=1 при действительных данных, приёмник ready=1 при готовности. Передача определяется совместной выборкой сигналов на фронте такта.

При valid=1, ready=0 передатчик обязан удерживать valid и данные. Если он вообще не выставляет valid до появления ready, правила второй стороны могут привести к взаимной блокировке. Предполагается один тактовый домен для всех сигналов. Ready/valid^{iРукопожатие (handshake) — соглашение, по которому передача подтверждается, когда valid передатчика и ready приёмника равны 1 на одном фронте. Оно также задаёт правила удержания данных во время ожидания.} сам по себе не решает CDC.

Передайте ожидавшие данные ровно один раз

Столбцы ниже — циклы выборки 0–5. Читайте значения непосредственно перед соответствующим положительным фронтом^{iПоложительный фронт — момент перехода такта из 0 в 1. Его следует отличать от уровня, означающего весь интервал CLK=1. Подробнее}. В циклах 1 и 2 A ждёт при valid=1, ready=0, поэтому оба удерживаются. A принимается на фронте 3, B — на 4. Выравнивание линий иллюстрирует контракт и не моделирует задержки setup^{iВремя предустановки (setup) — минимальное время, в течение которого входные данные должны быть стабильны до захватывающего фронта такта. При нарушении результат записи не гарантирован. Подробнее}/hold.

Valid=1 несколько циклов не означает единственную передачу. На каждом фронте, где ready тоже 1, происходит отдельная передача.

Буфер, хранящий один элемент

Место для нового входа есть, если буфер пуст либо текущий элемент можно выдать на этом фронте.

module elastic_buffer (
    input  logic       clk,
    input  logic       rst,
    input  logic       in_valid,
    output logic       in_ready,
    input  logic [7:0] in_data,
    output logic       out_valid,
    input  logic       out_ready,
    output logic [7:0] out_data
);
    assign in_ready = !out_valid || out_ready;

    always_ff @(posedge clk) begin
        if (rst) begin
            out_valid <= 1'b0;
        end else if (in_ready) begin
            out_valid <= in_valid;
            if (in_valid) out_data <= in_data;
        end
    end
endmodule

При приёме в пустой буфер out_valid и out_data обновляются после фронта. Комбинационного bypass нет, поэтому нельзя считать новый элемент переданным на выход в тот же фронт. Во время reset передачи не учитываются, а при out_valid=0 значение out_data не имеет смысла. Поэтому сам регистр^{iРегистр хранит многобитное состояние. Синхронные регистры в этом курсе записывают определённый вход на фронте тактового сигнала. Подробнее} данных не обязательно сбрасывать^{iСброс возвращает состояние к заданному начальному значению. Нужно определить, синхронен он или асинхронен и имеет ли приоритет над другими управляющими сигналами. Подробнее}.

Замена возможна и в полном буфере

Благодаря последней строке после заполнения можно обрабатывать по элементу за цикл. Наличие задержки не уменьшает пропускную способность^{iПропускная способность — число операций, принимаемых или завершаемых за единицу времени. Конвейер может повысить её, не уменьшая задержку отдельной операции. Подробнее} автоматически вдвое.

Модель проверки порядка

Используйте эталонную очередь длиной максимум один. По прежним значениям каждого фронта определяйте передачу выхода и принятие входа. Сначала сравните выход с головой, затем добавьте новый вход в хвост. Dequeue и enqueue возможны на одном фронте, поэтому порядок должен быть явным.

Инвариант действует на интервале нового учёта после reset. Дополнительно проверяйте устойчивость данных при stall, порядок и отсутствие повторной передачи. Одного инварианта числа недостаточно для проверки значений.

Длинная комбинационная цепь ready через буферы увеличивает обратный временной путь. При соединении структур проверяйте также отсутствие комбинационных петель.

Дополнительное чтение: AMD UG934 — READY/VALID Handshake