Границы тактовых доменов и метастабильность

У входа другого домена нет гарантированного расстояния до фронта

Условия setup^{iВремя предустановки (setup) — минимальное время, в течение которого входные данные должны быть стабильны до захватывающего фронта такта. При нарушении результат записи не гарантирован. Подробнее} и hold^{iВремя удержания (hold) — минимальное время, в течение которого входные данные должны оставаться стабильными после захватывающего фронта такта. Учитывайте контекст: это не то же самое, что обычное сохранение значения. Подробнее} требуют достаточной устойчивости данных около приёмного фронта. Кнопка или выход независимого тактового домена имеет произвольное отношение к этому фронту, поэтому гарантировать условия всегда трудно.

В результате внутреннее состояние триггера^{iТриггер записывает вход на заданном фронте такта и удерживает его до следующего фронта. Вход должен удовлетворять ограничениям setup и hold. Подробнее} может некоторое время не определяться быстро как 0 или 1: это метастабильность. Обычная RTL-симуляция 0/1 не воспроизводит этот аналоговый эффект напрямую. Чистая тестовая диаграмма не доказывает безопасность CDC.

Две ступени — для одного бита, удерживаемого достаточно долго

module level_synchronizer (
    input  logic clk_dst,
    input  logic rst_dst,
    input  logic async_level,
    output logic synced_level
);
    logic first_stage;
    always_ff @(posedge clk_dst) begin
        if (rst_dst) begin
            first_stage  <= 1'b0;
            synced_level <= 1'b0;
        end else begin
            first_stage  <= async_level;
            synced_level <= first_stage;
        end
    end
endmodule

Структура даёт первой ступени время установиться до чтения следующей, даже если первая стала неустойчивой. Функциональная логика использует выход последней ступени, без прямых ответвлений первой. Reset выше предполагается синхронным приёмному такту.

В реализации нужны подходящие инструменту и компоненту атрибуты синхронизатора^{iСинхронизатор позволяет обрабатывать сигнал из другой временной области в принимающем тактовом домене. Многоступенчатую цепочку триггеров для одного бита нельзя без изменений применять к многобитным данным.}, короткие соединения между ступенями, STA- и CDC-проверки. Само наличие двух регистров^{iРегистр хранит многобитное состояние. Синхронные регистры в этом курсе записывают определённый вход на фронте тактового сигнала. Подробнее} не гарантирует нужных размещения и путей.

Асинхронный вход поступает в первую ступень, функциональная схема использует только последнюю. Время между ступенями даёт шанс установления, но не гарантирует полного исчезновения аналоговой метастабильности^{iМетастабильность — аналоговое состояние, в котором элемент хранения временно не устанавливается в устойчивый 0 или 1. Схема синхронизации снижает вероятность распространения этого состояния, но не сводит вероятность его возникновения к нулю.}.

Вероятность отказа уменьшается, но не становится нулевой

В одной упрощённой модели среднее время между отказами MTBF имеет тенденцию:

$T_{\mathrm{resolve}}$ — время установления, $\tau$ — характеристика компонента, $f_{\mathrm{dst}}$ — частота приёмного такта, $f_{\mathrm{event}}$ — частота переходов асинхронного входа. Реальный расчёт требует констант конкретного компонента. Одной формулой нельзя назначить произвольной схеме «безопасность на столько-то лет».

Разным задачам нужны разные структуры

Например, независимая синхронизация битов перехода 0111→1000 может временно показать комбинацию, которой не было. Для согласованности шины нужно проектировать связь целых данных с подтверждением передачи.

Дополнительное чтение: MIT OpenCourseWare — Synchronization, Metastability and Arbitration