Traces d'exécution et poursuite des travaux pratiques DDS

Livrer une expérience reproductible

Un autre apprenant doit reconstruire conception et comparaisons. Incluez sources, top, paramètres, calendrier d'entrées, attentes, version, commandes et résultat. Préservez premier échec et exécution restaurée. Une structure possible:

rtl/modulo_tick.sv
rtl/periodic_accumulator.sv
test/tb.sv
evidence/expected.csv
evidence/run.txt

Gardez circuits sous rtl et stimuli de simulation sous test. Reliez journal et source par hash ou révision immuable. Une capture PASS sans entrées ni identité de source ne suffit pas.

Définir l'acceptation avant Run

Acceptez uniquement avec enable; chaque N-ième acceptation produit pulse et sa donnée sauvegardée est consommée un front plus tard. Reset élimine l'attente, total est modulo 256. Comparez chaque front au modèle indépendant pour N=1,3, pauses, donnée externe modifiée à la consommation, reset en attente et débordement. Détectez consommation de donnée actuelle et mauvaise condition enable.

Suivre le véritable parcours DDS

Les leçons se lisent gratuitement. L'expérience DDS dépend aussi de la syntaxe actuelle, de l'adaptateur et de l'accès d'exécution du compte. Utilisez Digital Design Studio et le guide d'installation et de premier lancement. Choisissez le mode pris en charge dans le produit. S'il demande des lignes d'entrée pour RTL restreinte à une horloge, fournissez DUT synthétisable et lignes; ne supposez pas qu'un banc général #delay est accepté. Notez tout rejet et limitez la conclusion.

Après exécution, inspectez précontrôle réel, résultat simulateur, valeurs/ondes et artefact sauvegardé. Fin de leçon, importation, compilation locale ou bouton Run ne prouvent pas un exercice terminé par un compte gratuit.

Préciser les limites des preuves

Un simulateur local permet d'affirmer que les comparaisons fonctionnelles locales ont réussi. Seul un compte gratuit suivant le produit et sauvegardant les résultats attendus établit une pratique DDS gratuite réussie. La synthèse générique n'est ni implémentation de dispositif, ni preuve de timing physique, programmation FPGA ou fabrication. Le cours fournit sources et méthodes; vérifiez séparément DDS avant acceptation produit. Remettez un résultat reproductible avec les limites encore ouvertes.