Pelajari. Bangun.
Dari logika digital hingga RTL, perangkat keras AI dan desain sirkuit analog.
Pembelajaran saya ↗
Rangkaian Logika Digital
Mulai dari sinyal digital dan gerbang AND, OR, XOR menuju rangkaian kombinasional, latch, flip-flop, pencacah, serta mesin keadaan. Hubungkan tabel kebenaran, persamaan, rangkaian, dan gelombang melalui praktikum RTL. Materi lanjutan opsional memperluasnya ke jalur data dan antarmuka.
Jelajahi kursus ↗
Dasar-dasar Perancangan RTL
Nyatakan rangkaian digital dalam SystemVerilog. Pelajari tipe, lebar, tanda, logika kombinasional dan sekuensial, modul, parameter serta generate. Periksa batas dan kegagalan dengan testbench mandiri, lalu hubungkan pulsa berkala ke akumulator dan simpan bukti yang dapat direproduksi.
Jelajahi kursus ↗
Desain RTL: Jalur Data dan Pipeline
Tetapkan kontrak numerik dan siklus, lalu rancang ALU, pengendali, pipeline, dan penyangga ready-valid. Empat praktikum model acuan yang dapat dijalankan memeriksa batas aritmetika, penundaan, FIFO, dan urutan sebelum proyek akhir komputasi aliran.
Jelajahi kursus ↗
Desain RTL: Larik Sistolik
Bangun larik perkalian matriks berparameter dari aritmetika MAC bertanda, penggeseran jadwal masukan, dan elemen pemrosesan, lalu verifikasi pembagian tile, kendali aliran, dan perilaku tepat pada setiap tepi.
Jelajahi kursus ↗
Desain RTL: Akselerator CNN
Pelajari pengindeksan konvolusi dan kontrak numerik bilangan bulat, lalu jendela aliran, pemetaan PE, dan pembagian tile. Verifikasi acuan yang dapat dijalankan dan jalur inferensi kecil sambil memisahkan nilai, perkiraan jadwal, dan lalu lintas.
Jelajahi kursus ↗
Desain Rangkaian Analog
Bangun dasar praktis desain analog tegangan rendah: selesaikan jaringan DC, prediksi respons transien dan frekuensi, tentukan bias transistor, rancang penguat umpan balik dan filter, serta verifikasi jalur sinyal sensor dengan batas model eksplisit.
Jelajahi kursus ↗