समयक्रम, अंतिम भाग और डबल बफ़रिंग

निचली सीमा को समयक्रम बनाएँ

गणना सीमा हर उपयोगी PE स्थान भरना मानती है। समयक्रम में लोड,आरंभीकरण,MAC,रूपांतरण,लेखन और पूर्णता रखनी पड़ती है। रिडक्शन अक्ष PE में बाँटने से जोड़ने योग्य आंशिक योग बनते हैं। आउटपुट अक्ष बाँटने से जोड़ना बच सकता है, लेकिन अंतिम आउटपुट भाग में PE खाली रहते हैं। समानांतर किया अक्ष बताएँ।

रिडक्शन के अंतिम भाग का उदाहरण

एक आउटपुट K=9 MAC और दो PE प्रति चक्र दो पद करते हैं। ceil(9/2)=5 MAC चक्र, अंतिम चक्र का एक स्थान अवैध। चार क्रमिक आउटपुट बीस MAC चक्र और चालीस स्थान लेते हैं। छत्तीस उपयोगी MAC से 90% MAC-स्थान उपयोग दर। प्रति आउटपुट बिना ओवरलैप एक अतिरिक्त संयोजन/लेखन चक्र मानें:कुल 24।

यह ओवरहेड मॉडल धारणा है, सत्यापित RTL विलंबता नहीं। वास्तविक रिडक्शन वृक्ष,निर्भरता और आउटपुट पोर्ट अलग हो सकते हैं। सभी 24 चक्रों के PE स्थान में उपयोग 36/(2×24)=75%। यह हर 90% केवल-MAC से अलग हर है। समापन परियोजना ये धारणाएँ लिखती है।

डबल बफ़र ओवरलैप उदाहरण

हर टाइल छह लोड,दस गणना और दो लेखन चक्र ले। तीन पूरी क्रमिक टाइल 54 चक्र। अलग लोड/गणना संसाधन,डबल बफ़र इनपुट/वज़न और गैरविरोधी लेखन में पहली टाइल छह चक्र लोड करें, फिर अगली पहले लाते हुए तीन दस-चक्र टाइल गणना करें। अंतिम दो लेखन जोड़ें:38। पहले लेखन अगली गणना से ओवरलैप माने हैं।

गणना चार लेकिन लोड छह हो तो लोडर पीछे है। दो बफ़र बैंडविड्थ नहीं बना सकते। स्वामित्व बदलाव खींचें ताकि नया लोड सक्रिय गणना बफ़र न अधिलेखित करे। लोड और लेखन बस साझा करें तो आदर्श समयक्रम फिर निकालें।

अंतिम इनपुट लेना पूर्णता नहीं। MAC,रूपांतरण,सक्रियता,पूलिंग और अंतिम स्वीकार परिणाम की निकासी करें। काउंटर आरंभ/अंत शर्त तय करें। सॉफ़्टवेयर अनुमान,RTL सिम्युलेशन,संश्लेषित आवृत्ति और उपकरण माप अलग प्रमाण हैं; पाठ्यक्रम संख्यात्मक निष्पादन तथा स्पष्ट समयक्रम अनुमान देता है।