गोल्डन मॉडल और विफलता वर्गीकरण

मान,क्रम और समय जाँचें

शुद्धता में टेंसर आकार,हर आउटपुट कोड,चैनल/स्थानिक क्रम,स्थानांतरण स्वीकृति और पूर्णता हैं। चौड़े पूर्णांक का सीधा कन्वोल्यूशन गोल्डन संदर्भ लें और दूसरे ढाँचे से विंडो तथा समतल डॉट प्रोडक्ट निकालें। कम साझा कोड से कम साझा विफलता। हाथ के फ़िक्स्चर दोनों मॉडल एक साथ गलत होना पकड़ सकते हैं।

संचय,पुनः क्वांटाइज़ेशन,ReLU और पूलिंग अलग तुलना करें। संचायक अंतर एड्रेसिंग,कर्नेल क्रम,समूह कनेक्शन,बायस आरंभ या चौड़ाई का संकेत। समान संचायक लेकिन अलग कोड स्केल,शून्य बिंदु,राउंडिंग या संतृप्ति का। समान मान अलग निर्देशांक आउटपुट क्रम का। केवल विराम में विफलता स्थिति वृद्धि या बैकप्रेशर का।

अंतर वर्गीकरण उदाहरण

3×3 इनपुट [1,2,3;4,5,6;7,8,9] और कर्नेल [1,2;3,4] से [37,47;67,77]। [23,33;53,63] का पहला 37 के बदले 23 उलटे कर्नेल फ़िक्स्चर से मिलता है; दिशा देखें। [37,67;47,77] के सही मान ट्रांसपोज़ निर्देशांक में हैं; पंक्ति/स्तंभ क्रम देखें। ये निदान संकेत हैं, अंतिम प्रमाण नहीं: असली पते और गुणनफल जाँचें।

पैडिंग परीक्षण में कोने लें; बीच स्थान कभी सीमा-बाहर व्यवहार नहीं परखता। शून्य बिंदु शून्य में कच्ची पैडिंग त्रुटि गायब होती है, इसलिए 128 जैसा गैरशून्य बिंदु और असममित पैडिंग लें। छोटे धनात्मक नमूनों से छूटे दोष पकड़ने के लिए signed न्यूनतम,बड़े बायस और सटीक राउंडिंग बराबरी जोड़ें।

विन्यास,स्केल/शून्य बिंदु,यादृच्छिक बीज,पहला अलग निर्देशांक,अपेक्षित/वास्तविक मान रखें। संबंधित इनपुट विंडो और वज़न सहेजें। विराम में स्वीकार इनपुट/आउटपुट रिकॉर्ड से छूट और दोहराव तुलना करें। समान गिनती सही क्रम का प्रमाण नहीं।

प्रमाण दायरे से मिलाएँ। Node अभ्यास अंकगणित और सरल समयक्रम अनुमान जाँचते हैं। SystemVerilog सिंटैक्स,सिम्युलेशन,संश्लेषण,आवृत्ति,शक्ति,स्थापित-DDS फ़ाइल व्यवहार और मॉडल शुद्धता के अपने निष्पादन प्रमाण चाहिए। न चलाए मद वैसे चिह्नित करें। अगली प्रयोगशाला कोने फ़िक्स्चर चलाती है; अंतिम पूरा छोटा पथ तुलना और स्पष्ट माप बताती है।