AIハードウェアIn preparation
RTL設計：シストリックアレイ
積和演算素子を配列につなぎ、小さな行列積アクセラレータを設計します。
行列積MACデータフロー
このコースで学ぶこと
- 固定小数点と累算器の幅を理解する
- 再利用可能な演算素子を設計する
- 配列の入出力をスケジューリングする
- データ再利用とメモリ帯域を分析する
推奨する前提コース
RTL設計：データパスとパイプライン ↗カリキュラム
- 行列積と固定小数点
- MAC演算素子
- 配列とデータのスケジューリング
- バッファリングと結果確認