Baca transfer register pada tepi clock

Semua register membaca keadaan lama

Mulailah dengan mengidentifikasi informasi yang harus bertahan antarsiklus. Akumulator, operand yang ditangkap, penghitung perulangan, dan valid keluaran merupakan keadaan. Jumlah akumulator saat ini dan operand merupakan nilai kombinasional. Menuliskan variabel saja tidak menjelaskan penyimpanan; tentukan peristiwa yang menangkap nilainya.

Akumulator ini menambahkan x hanya pada tepi naik saat en aktif. Saat en rendah, nilainya dipertahankan. Hasil antara sembilan bit membuat penjumlahan eksplisit; pemilihan delapan bit rendahnya mendefinisikan perilaku modulo-256. Penugasan nonblocking dalam always_ff menjadwalkan keadaan berikutnya menggunakan nilai yang dibaca pada tepi saat ini. Membaca blok itu sebagai penugasan perangkat lunak yang langsung berlaku menghasilkan penafsiran keliru ketika ada beberapa register.

logic [7:0] acc;
logic [8:0] next_sum;
assign next_sum = {1'b0, acc} + {1'b0, x};
always_ff @(posedge clk) begin
  if (rst) acc <= 8'd0;
  else if (en) acc <= next_sum[7:0];
end

Reset bersifat sinkron dan lebih diprioritaskan daripada enable. Tidak adanya penugasan sekuensial saat en rendah berarti register mempertahankan nilainya. Sebaliknya, tidak adanya penugasan pada jalur kombinasional dapat menyiratkan latch yang tidak diinginkan. Untuk logika kombinasional keadaan berikutnya, berikan nilai bawaan, lalu ganti untuk kondisi tertentu.

Pada tepi 2, masukan 100 yang terlihat tidak diterima. Pada tepi 3, 7+250=257 dipersempit menjadi 1. Membedakan penyajian dari penerimaan tetap penting ketika en nantinya menjadi valid AND ready.

Untuk a<=x; b<=a;, a lama=5 dan x=9 menghasilkan a baru=9 dan b=5. Jika b harus menerima 9, hubungkan masukannya ke x. Lengkapi dahulu kolom keadaan lama, lalu hitung semua nilai keadaan berikutnya secara bersamaan; cara ini memperlihatkan ketidakselarasan satu siklus antara data dan kendali.