Altifigence Academy
← Pembelajaran saya

Desain RTL: Jalur Data dan Pipeline

Daftar isi kursus

Daftar isi kursus
01Kontrak numerik dan aritmetika
Ubah persamaan menjadi kontrak jalur dataKonsep
Lebar bit, perluasan tanda, dan overflowKonsep
Praktikum: model acuan ALU delapan bitPraktikum
Pemeriksaan: carry dan overflow bertandaKuis
02Transfer register dan kendali
Baca transfer register pada tepi clockKonsep
Jadwalkan sumber daya bersama dengan FSMKonsep
Kontrak pewaktuan untuk permintaan dan respons memoriKonsep
Pemeriksaan: mempertahankan hasil yang selesaiKuis
03Pewaktuan dan laju keluaran pipeline
Simpan transaksi lengkap pada batas pipelineKonsep
Latensi, laju keluaran, dan interval inisiasiKonsep
Praktikum: telusuri dua tahap dan gelembungPraktikum
Pemeriksaan: makna II=1Kuis
04Kendali aliran ready-valid
Peristiwa penerimaan dan kestabilan selama penundaanKonsep
Rancang register elastis satu slotKonsep
Praktikum: periksa 1024 pola penundaanPraktikum
Pemeriksaan: menghitung transaksi yang tertundaKuis
05Batas FIFO dan hazard
FIFO kosong, penuh, dan transfer serentakKonsep
Ketergantungan, hazard sumber daya, dan penerusan hasilKonsep
Pertahankan pencatatan transaksi saat pengosongan dan resetKonsep
Pemeriksaan: penggantian dalam FIFO penuhKuis
06Verifikasi dan kalkulator aliran
Gabungkan scoreboard dengan invarian lokalKonsep
Praktikum proyek akhir: FIFO dan kalkulator aliran dua tahapPraktikum
Ukur kinerja dan tinjau desainKonsep
Pemeriksaan akhir: penundaan dan pengurasan tanpa kehilanganKuis

Pilihan berlaku di peramban ini. Ubah kapan saja di bagian bawah halaman.

Penyimpanan yang diperlukan

Mendukung masuk yang aman, catatan belajar dan pengaturan tampilan yang diminta, serta pilihan privasi.

Selalu aktif

Tidak ada pelacak iklan atau analitik. Pilihan disimpan 180 hari, terpisah dari masuk atau persetujuan ketentuan.