Jadwal, bagian akhir, dan penyangga ganda

Ubah batas bawah menjadi jadwal

Batas komputasi mengasumsikan setiap slot PE berguna dapat diisi. Jadwal harus menempatkan pemuatan, inisialisasi, MAC, konversi, penulisan, dan penyelesaian. Membagi sumbu reduksi ke beberapa PE menciptakan jumlah parsial yang perlu digabungkan. Membagi sumbu keluaran dapat menghindari penggabungan itu tetapi menyisakan PE menganggur pada bagian akhir keluaran. Nyatakan sumbu mana yang diparalelkan.

Contoh bagian akhir reduksi

Satu keluaran membutuhkan K=9 MAC dan dua PE mengeksekusi dua suku per siklus. Diperlukan ceil(9/2)=5 siklus MAC, dengan satu slot tidak valid pada siklus terakhir. Empat keluaran yang diproses berurutan menggunakan dua puluh siklus MAC dan empat puluh slot tersedia. Tiga puluh enam MAC berguna memberi utilisasi slot MAC 90%. Asumsikan satu siklus penggabungan/penulisan tambahan per keluaran, tanpa tumpang tindih: total 24 siklus.

Overhead tersebut merupakan asumsi model, bukan latensi RTL yang telah diverifikasi. Pohon reduksi, ketergantungan, dan port keluaran nyata dapat berbeda. Terhadap seluruh slot PE selama 24 siklus, utilisasi adalah 36/(2×24)=75%. Penyebut ini berbeda dari angka 90% khusus MAC. Proyek akhir memberi label asumsi tersebut.

Contoh tumpang tindih penyangga ganda

Misalkan setiap tile membutuhkan enam siklus pemuatan, sepuluh siklus komputasi, dan dua siklus penulisan. Tiga tile sepenuhnya serial membutuhkan 54 siklus. Dengan sumber daya pemuatan/komputasi terpisah, penyangga ganda untuk masukan dan bobot, serta penulisan yang tidak berbenturan, muat tile pertama selama enam siklus, lalu hitung tiga tile masing-masing sepuluh siklus sambil mengambil tile penerus lebih awal. Tambahkan penulisan terakhir dua siklus: 38 siklus. Penulisan sebelumnya diasumsikan bertumpang tindih dengan komputasi berikutnya.

Jika komputasi membutuhkan empat siklus tetapi pemuatan tetap enam, pemuat tertinggal. Dua penyangga tidak dapat menciptakan bandwidth. Gambarkan transisi kepemilikan agar pemuatan baru tidak menimpa penyangga komputasi aktif. Jika pemuatan dan penulisan berbagi bus, hitung ulang jadwal ideal.

Penerimaan masukan terakhir tidak menyelesaikan operasi. Kuras MAC,konversi,aktivasi,pooling,dan hasil terakhir yang diterima. Tetapkan kondisi awal/akhir penghitung. Perkiraan perangkat lunak,simulasi RTL,frekuensi hasil sintesis,dan pengukuran perangkat merupakan bukti berbeda; kursus ini menyediakan eksekusi numerik dan perkiraan jadwal eksplisit.